BCLK应该为2×44.1Khz×16=32xsample_rate=1.4112Mhz MCLK存在着关系,这个一般要看芯片。如果存在这4倍的关系,那么: MCLK = 4*BCLK=5.6448Mhz 至于MCLK的选择还要看外部的晶振。 鉴于如上的,那它是xxxfs?· 正常是: fs=MCLK/ sample_rate=5.6448*1000/44.1=128fs fs=16*2*(LRCLK各几个16 BCLK组)=128fs...
TI__Expert 8935 points 原理就是功放里面集成了PLL,参考时钟为BCLK,由PLL生成SCLK(MCLK)。这样做的好处是可以简化I2S布线,减少EMC问题。其他方面没有什么影响。 向上 0 True 向下 标签 更多 相关 TAS57XX当BCLK为64*fs的频率,并且采样率在44.1KHz以上的时候可以使用。此时,BCLK和MCLK引脚连接在一起用 TAS57XX...
音频相关参数的记录(MCLK、BCLK、256fs等等) 一、 拿512fs说话: 看图知道采样的位深是32bit(位),左右声道各占了8*32BCLK,那一个完整的LRCLK一共8*32*2=512BCLK。 其实xxxfs就是这么算出来的,也是固定的,当你定了几个channel,多少位深,就几乎可以确认是多少fs了。从主观的角度来看,fs的数值越大,那么...
你好, I2S对时钟时序要求是比较高的,I2S中的BCLK、LRCLK、DATA都是参考MCLK而进行同步的,它们之间都存在分频关系的,你用12M就完全打乱了I2S的时序,功放是不会工作的。 具体要求,器件的datasheet上都有说明,以TAS5715为例: 谢谢!
BCLK and LRCLK generation: In best practice, should thecodecbe configured as theBCLK/LRCLK generator, outputting clock signals to the DSP and MCU? Or is it acceptable for theMCU or DSP to act as generator, generating BCLK/LRCLK fo...
My micro controller is hooked up to the DSP TDM lines and BCLK LRCLK in slave mode and doesn't need MCLK. Its more the ADC and DAC and CODEC hardware that requires it. Hopefully someone here can reassure me i am understanding this ?
1. I2S BCLK, SRCLK 2. fs 计算过程 拿512fs说话: 看图知道采样的位深是32bit(位),左右声道各占了8*32BCLK,那一个完整的LRCLK一共8*32*2=512BCLK。 其实xxxfs就是这么算出来的,也是固定的,当你定了几个channel,多少位深,就几乎可以确认是多少fs了。从主观的角度来看,fs的数值越大,那么一个完整的LRC...
MCLK = 4*BCLK=5.6448Mhz 至于MCLK的选择还要看外部的晶振。 鉴于如上的,那它是xxxfs? 正常是fs=MCLK/ sample_rate=5.6448*1000/44.1=128fs fs=16*2*(LRCLK各几个16 BCLK组)=128fs,一共是4个。 如果现在你要对外部晶振进行选型了,现在是sample_rate=48Khz,sample_length=16,channel=2,我们选择512fs,...
MCLK = 4*BCLK=5.6448Mhz 至于MCLK的选择还要看外部的晶振。 鉴于如上的,那它是xxxfs? 正常是fs=MCLK/ sample_rate=5.6448*1000/44.1=128fs fs=16*2*(LRCLK各几个16 BCLK组)=128fs,一共是4个。 如果现在你要对外部晶振进行选型了,现在是sample_rate=48Khz,sample_length=16,channel=2,我们选择512fs,...