Modelsim找不到头文件 Cannot find `include file "xxxxxx" in directories: Modelsim在仿真过程中由于无法识别到头文件导致的编译失败:在modelsim中右键选中无法正常编译的文件,单击鼠标右键-> Properity,在“Verilog&Systemverilog”选项卡中找到“Include Directory”中添加头文件所在的文件夹,确认后编译即可保证工程正常...
你说的delay.h,sys.h,usart.h头文件，不是库文件，也不是开发软件所含的文件，所以你找不到。这是开发板制作单位为演示开发板使用自己编制的软件，对应的还有delay.C,sys.C,usart.C。如果你需要，可以去这里下载：http://www.openedv.com/forums/show/2.htm;jsessionid=6D8D40A56D909ED3E83C...