-clock_fall :指明外部寄存器用该时钟的下降沿采样数据;常用于DDR接口 -add_delay:指明还有另一个外部寄存器与该端口相连;常用于DDR接口
set_input_delay -clock [get_clocks rx_clk] -min 1.200 [get_ports RXC] -add_delay set_input_delay -clock [get_clocks rx_clk] -max 2.800 [get_ports RXD0] -add_delay set_input_delay -clock [get_clocks rx_clk] -max 2.800 [get_ports RXD1] -add_delay set_input_delay -clock [get...
set_input_delay -clock clk -min 0.6 [get_ports data] set_input_delay -clock clk -max 4.6 [get_ports data] -clock_fall -add_delay set_input_delay -clock clk -min 0.2 [get_ports data] -clock_fall -add_delay 上面的语法中,使用-clock_fall表示下降沿;使用-add_delay表示与前面的约束一起...
set_input_delay-clockclk-min1.1[get_portsdata_in]-clock_fall-add_delay 在默认情况下,一个port只需要一个min和max的dealy值,如果我们设置两次,那么第二次设置的值会覆盖第一次的值:下面的第一行就无效了。 set_input_delay-clockclk-max2.1[get_portsdata_in] set_input_delay-clockclk-max2.5[get_por...
Ø delay分两种 n -max <maxdelay>,输入的最大延时,用于建立时间setup的分析,具体原因看后面部分。 n -min <maxdelay>,输入的最小延时,用于保持时间hold的分析,具体原因看后面部分。 下面是具体的两个例子 set_input_delay -clock [get_clocks clk0] -min 0.5 [get_ports Din[*]] ...
set_input_delay -clock [get_clocks clk1] -clock_fall 1.0 [get_ports in] 结果如下,因为下降沿在6ns处,因为总的延时值为6ns+1ns共7ns 2.6Delay value already includes latencies of the specified clock edge Delay value already includes latencies of the specified clock用于设置延时值是否包含set_cloc...
set_input_delay -clock clk -min 0.2 [get_ports data] -clock_fall -add_delay 上面的语法中,使用-clock_fall表示下降沿;使用-add_delay表示与前面的约束一起生效。 6.3.2 DDR边沿对齐 上图是DDR中心对齐的波形图,其中有4个参数可以通过示波器得到,分别是上升沿前skew_bre、上升沿后skew_are、下降沿前...
set_input_delay -clock <clock_name> <delay> <objects> Ø <objects>是想要设定input约束的端口名,可以是一个或数个port。 Ø -clock之后的clock_name,是时钟域的名字。 u 注意,这个clock_name是设置约束约束时定义的时钟域的名字,而非“时钟”名。
上面的语法中,使用-clock_fall表示下降沿;使用-add_delay表示与前面的约束一起生效。 6.3.2 DDR边沿对齐 上图是DDR中心对齐的波形图,其中有4个参数可以通过示波器得到,分别是上升沿前skew_bre、上升沿后skew_are、下降沿前skew_bfe和下降沿后skew_afe。
u 注意,这个clock_name是设置约束约束时定义的时钟域的名字,而非“时钟”名。 u 可以是一个真实存在的时钟 u 也可以是预先定义好的虚拟时钟 Ø delay分两种 n -max <maxdelay>,输入的最大延时,用于建立时间setup的分析,具体原因看后面部分。 n -min <maxdelay>,输入的最小延时,用于保持时间hold的分析,具...