SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算,计算公式是: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) 其中,PLLCLK为PLL模块输出的时钟频率;OSCCLK为晶振频率;SYNR、REFDV分别为寄存器SYNR、REFDV中的值。这两个寄存器只有PLLSEL=0时才能够写入(这里就是第二步的设置原因所在了)。 第五、打开PLL,即P...
有网友反映 比如取SysCtrlRegs.PLLSTS.bit.DIVSEL = 3; 运行就会卡
https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1127086/tda4vm-psdk-rtos-board_init-initializes-pll-but-invalid , Annie Liu: 如果所选的parent clock不可用,Board_pllInit 会寻找另一个可以提供时钟的parent clock,并确保设置了所需的频率。gBoardPllClkCfgMain 中提供的clock par...