DDR3 init_calib_complete不拉高是什么原因？1,使用单独一个DDR3 IP工程测试，所有单板都可以正常完成...
将模板中 Memory interface ports 和 System Clock Ports 的端口作为 ddr3_motive 的模块端口,其中 init_calib_complete 信号被我删除了,主要是考虑到本次只是将init_calib_complete 信号拉起,没有考虑用户逻辑,所以在内部引出来就可以了。还有一个地方需要注意的就是 IP 生成的时候,系统时钟采用的是 No Buffer ...
But somehow, the init_calib_complete always stays low and as the calibration is not over, I guess I do not get to perform read and write to the memory. The dq always stays into high impedence state. Is there anything I can do differently? I am using ddr3.v file and using ...
除了UCF以外，没有加我自己的东西，完全是mig生成的工程 仿真没有问题但是debug时init calib complete没...
DDR3 init_calib_complete不拉高是什么原因? 1,使用单独一个DDR3 IP工程测试,所有单板都可以正常完成初始化。2,使用完整工程测试6块板卡,2块不能完成初始化,其余4块可以完成初始化且读写正常 3.时序报告正常,没有违例。查看问题描述 关注问题写回答 邀请回答 好问题 知乎· 1 个回答 ·...