I2S收发器的配置通过在ENTITY中设置通用参数来完成。其中，sclk_ws_ratio参数定义了每个字段选择周期内串行时钟（sclk）的周期数，从而间接影响了字段选择信号（ws）的频率，即采样率。mclk_sclk_ratio参数用于定义每个串行时钟（sclk）周期所对应的主时钟（mclk）周期数。d_width参数以位为单位定义了每个数据字段的大小。
I2S总线一般由1根系统时钟线和3根信号线组成: MCLK:称为主时钟,也叫系统时钟(Sys Clock),一般为了使系统间能够更好地同步时增加MCLK信号,MCLK的频率 = 128或者256或者512 * 采样频率; SCLK(BCLK):串行时钟SCLK,也叫位时钟(BCLK),即对应数字音频的每一位数据,SCLK都有1个脉冲。SCK的频率 = 声道数 * 采样...
最高位拥有固定的位置,而最低位的位置则是依赖于数据的有效位数。 MCLK:称为主时钟,也叫系统时钟(Sys Clock),一般为了使系统间能够更好地同步时增加MCLK信号,是采样频率的256倍或384倍。 数据在上升沿有效时(被读取),信号只会在CLK为下降沿变化,上升沿时保持稳定状态。 数据在下降沿有效时(被读取),信号只会...
有时为了使系统间能够更好地同步,还需要另外传输一个信号MCLK,称为主时钟,也叫系统时钟(Sys Clock),是采样频率的256倍或384倍。 串行数据(SD) I2S格式的信号无论有多少位有效数据,数据的最高位总是出现在LRCK变化(也就是一帧开始)后的第2个SCLK脉冲处。这就使得接收端与发送端的有效位数可以不同。如果接收...
1、串行时钟SCLK,也叫位始终(BCLK),对应数字音频的每一位数据,SCLK都有一个脉冲。SCLK的频率=2 * 采样频率 * 采样位深。 2、帧时钟LRCK(也称WS),用于切换左右声道的数据。LRCK为‘1’表示传输右声道数据,为“0”则是左声道。LRCK的频率 = 采样频率 ...
MCLK:称为主时钟,也叫系统时钟(Sys Clock),一般为了使系统间能够更好地同步时增加MCLK信号,是采样频率的256倍或384倍。 数据在上升沿有效时(被读取),信号只会在CLK为下降沿变化,上升沿时保持稳定状态。 数据在下降沿有效时(被读取),信号只会在CLK为上升沿变化。下降沿时保持稳定状态。
配置I2S 收发器I2S 收发器通过在 ENTITY 中设置通用参数进行配置。sclk_ws_ratio 字段选择(ws)信号的频率是采样率。sclk_ws_ratio参数定义了每个字段选择周期的串行时钟*(sclk)* 周期数。 mclk_sclk_ratio mclk_sclk_ratio参数定义了每个串行时钟*(sclk)*周期的主时钟(mclk)周期数。
MCLK根据不同设备的要求，有的需要接上，有的可以不接，有的不接要求SCLK和LRCK需要满足一定的倍数关系，需根据芯片数据手册来决定连接关系。全双工与半双工 全双工：音频数据在设备之间通过两条数据线同时进行发送和接收；半双工：音频数据在设备之间通过 一条数据线，同一时刻，仅能接收或仅能发送。主从设备 能够...
sclk_ws_ratio参数用于定义每个字段选择周期内的串行时钟（sclk）周期数。字段选择信号（ws）的频率，即采样率，与此参数密切相关。通过调整sclk_ws_ratio，可以精确控制I2S收发器中字段选择切换的频率和时机。mclk_sclk_ratio参数用于定义每个串行时钟（sclk）周期所对应的主时钟（mclk）周期数。这个参数对I2S收发器的...