你说的对,但是答主说的是ap_ctrl这些控制信号呀 2023-03-17 回复喜欢 推荐阅读 Xilinx Vitis HLS 2020.1 beta 初体验(一) 盛碗粥发表于FPGA ... Xilinx平台SRIO介绍(二)SRIO IP核基础知识 使用SRIO IP核必须掌握的基础知识!理解了这篇,剩下的只是代码罢了。 汇总篇Xilinx平台SRIO介绍(汇总篇)_子墨祭...
4.右键Add IP输入const,双击xlconstant_0模块确认Const Val设置为1,展开所有的ap_ctrl端口,将所有的ap_start端口跟xlconstant_0的输出端口连接,然后分别连接所有aclk和aresetn端口,添加一个新的xlconstant,这里将Const Width设置为16,将Const Val设置为0,展开S_AXIS_CONFIG端口,最后将s_axis_config_tdata 和s_a...
The warning can be either ignored or the property MASTER_TYPE changed from OTHER to BRAM_CTRL in the VHLS IP on the output interface *if* the latency of the ap_memory interface is the default value "1". This later issue will be addressed to have the VHLS IP with the property set to...
2.添加Hls_real2xfft和 Hls_xfft2real这两个IP,然后将HLS blocks 和 FFT block连接起来,这里即将hls_real2xftt模块的dout接口跟FFT模块的S_AXIS_DATA接口,以及hls_xfft2real模块的din接口跟FFT模块的M_AXIS_DATA接口连接起来,最后按Ctrl+A,给所有模块Create Hierarchy,并命名为RealFFT,并确认Move ‘3’ selec...