output reg out_always );//alwaysalways @(*)beginif(sel_b1 & sel_b2)//为啥不能用sel_b1 == sel_b2out_always =b;elseout_always=a; end//assignassign out_assign = (sel_b1 & sel_b2)?b:a; endmodule 2.4.4、5 if语句、case语句产生的锁存器 在if语句和case语句中,需要将语句写完整,els...
outputreg[63:0]q);always@(posedgeclk)beginif(load)q<=data;elseif(ena)begincase(amount)2'b00:q<={q[63-1:0],1'b0};2'b01:q<={q[63-8:0],8'b0};2'b10:q<={q[63],q[63:1]};2'b11:q<={{8{q[63]}},q[63:8]};default:q<=q;endcaseendelseq<=q;endendmodule...