(3)、接收端口需要设置的参数与发送通道类似,接收通道的线速率(Line Rate)设置为10Gbps,参考时钟频率(Reference Clock)设置为156.25MHz,启用发送通道。 (4)、用于选择高速收发器bank在FPGA内部的位置,是否启用QPLL的DRP接口。 Use Common DRP:勾选后,用户可以通过DRP接口动态配置QPLL,修改QPLL的参考时钟来源等等信息。
PLL Selection Enable Auto RxEq Form Factor Driven Insertion Loss Adjustment Link Partner TX Preset Receiver Detect GT DRP Clock Source Disable GT Channel LOC Constraints Shared Logic Core Interface Parameters Transmit FC Interface Config FC Interface Config External Interface Config Stat...