Setp4:并选择让vivado自动完成 Setp5:这里我们看到,Vivado给我创建了这样的顶层文件,其中的gpio_0_tri_io就是我们配置的EMIO EMIO的管脚约束修改 我们发现,之前引出的EMIO叫做GPIO_0,到了顶层他的名字gpio_0_tri_io,而不是GPIO_0。所以分配引脚的时候就要注意了名字别错了,创建一个约束文件,分配引脚如下: 产生...
Setp4:并选择让vivado自动完成 Setp5:这里我们看到,Vivado给我创建了这样的顶层文件,其中的gpio_0_tri_io就是我们配置的EMIO EMIO的管脚约束修改 我们发现,之前引出的EMIO叫做GPIO_0,到了顶层他的名字gpio_0_tri_io,而不是GPIO_0。所以分配引脚的时候就要注意了名字别错了,创建一个约束文件,分配引脚如下: 产生...
Setp4:并选择让vivado自动完成 Setp5:这里我们看到,Vivado给我创建了这样的顶层文件,其中的gpio_0_tri_io就是我们配置的EMIO EMIO的管脚约束修改 我们发现,之前引出的EMIO叫做GPIO_0,到了顶层他的名字gpio_0_tri_io,而不是GPIO_0。所以分配引脚的时候就要注意了名字别错了,创建一个约束文件,分配引脚如下: 产生...
我们发现,之前引出的EMIO叫做GPIO_0,到了顶层他的名字gpio_0_tri_io,而不是GPIO_0。所以分配引脚的时候就要注意了名字别错了,创建一个约束文件,分配引脚如下: set_property PACKAGE_PIN F17 [get_ports {gpio_0_tri_io[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {gpio_0_tri_io[0]}] set_pr...
这里,我们将GPIO_EMIO_tri_io[0]接到PL_KEY1引脚,GPIO_EMIO_tri_io[1]接到PL_KEY2引脚,GPIO_EMIO_tri_io[2]接到PL_LED1引脚,GPIO_EMIO_tri_io[3]接到PL_LED2引脚。 查看原理图可知,这四个引脚的管脚约束分别是,PL_KEY1为AD11,PL_KEY2为AD10,PL_LED1为AE10,PL_LED2为AF10,且都在BANK...
set_property PACKAGE_PIN J21 [get_ports {gpio_rtl_0_tri_io[0]}] 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 生成比特流文件,导入到硬件并启动SDK进入到软件设计部分。 软件设计(SDK部分) ...
set_property PACKAGE_PIN T21 [get_ports {gpio_0_tri_io[1]}] set_property PACKAGE_PIN T22 [get_ports {gpio_0_tri_io[0]}] set_property PACKAGE_PIN F22 [get_ports {gpio_rtl_tri_i[1]}] set_property PACKAGE_PIN G22 [get_ports {gpio_rtl_tri_i[0]}] ...
连接完成后,在Diagram窗口空白处右击,然后选择“Regenerate Layout”对设计进行重新布局,并将“gpio_rtl_0”接口改为“LED”,最终的界面如图 3.3.9所示: 图3.3.9 重新布局后的设计界面 到这里我们的Block Design就设计完成了,在Diagram窗口空白处右击,然后选择“Validate Design”验证设计。验证完成后弹出对话框提示...
在左侧Flow Navigator导航栏中找到RTL ANALYSIS,点击该选项中的“Open Elaborated Design”。然后在菜单栏中点击 Layout,在下拉列表中选择I/O Planning以打开I/O Ports窗口。我们将在 I/O Ports 窗口中对AXI GPIO引出的接口AXI_GPIO_KEY进行管脚分配,如下图所示: 图5.3.14 管脚分配 在图5.3.14中,我们将AXI_...
在Diagram窗口空白处右击，然后选择“Regenerate Layout”对设计进行重新布局，并将“gpio_rtl_0”接口改...