就是顶层例化时，例化的这个模块需要一个名字。Task U1 (.CLK(CLK),.RSTn(RSTn),);比如 U1就是这个例化模块的名字，你肯定是把这个名字取掉了。模块例化时没有写模块名称是不是模块名和文件名没对上
Commits BreadcrumbsHistory for gpio rtl verilog gpio_defines.v onmaster User selector All users DatepickerAll time Commit History Commits on Mar 9, 2009 New directory structure. rootcommittedMar 10, 2009 9850309 End of commit history for this file...
模拟fpga开发板,支持对接verilog芯片设计,模拟led、gpio、vga、uart、iic、spi等外设和协议,用于纯软环境下的调试和仿真验证