从秋招的经验来看,Verilog设计类的题目,如:奇偶分频,状态机,序列检测,波形产生,跨时钟域处理,门控时钟,同步FIFO,格雷码与二进制码转换,异步复位同步释放,时钟切换,异步FIFO等,其中最为复杂的恐怕属于时钟切换了吧。 无毛刺的时钟切换英文名叫:Glitch-free clock switching circuit,不要把 Clock Domain Conversion当成...
但在此时钟切换电路中,sel信号的传输存在着DFF的延迟,也就是说在时钟切换时,两个DFF的输出存在都是0的情况,此时clk_out输出为低电平,这段时间可能很短,如果在两个时钟都是高电平的时候切换,可能会产生低电平毛刺,所以考虑要在两个都为低电平的时候切换最为稳妥。 那么使用下降沿触发的DFF,尽管sel已经有切换指令...
在时钟的下降沿处寄存SELECT信号,保证在任意一个时钟处于高电平时,时钟输出(CLOCK_OUT)中不发生变化,从而防止对输出时钟进行切割(Chopping)。从一个时钟选择到另一个时钟的反馈使得在开始下一个时钟的传播之前必须等待当前时钟的取消,从而避免任何毛刺的产生。 图5:相关时钟无毛刺切换电路 图6:相关时钟无毛刺切换时序...
一个时钟的选择反馈到了另一个时钟(两个 QN,即~Q),这种反馈机制使得门控开关在选择输出下一个时钟之前,必须先取消当前时钟的输出选择,这样避免了任何可能出现的毛刺 Glitch。 假设此时 SELECT 在适中的高电平处进行了跳变,由于与门作用,需要等待其另一个时钟触发的寄存器输出 QN 也变化为 1 时,与门的结果 SEL...
glitch:毛刺,glitch-free clock switching circuit:无毛刺时钟切换电路,今天讨论的主题就是如何实现时钟的无毛刺切换,本文将从有毛刺的时钟切换电路、无毛刺的源同步时钟切换电路、无毛刺的异步时钟切换电路三方面展开。 有毛刺的时钟切换电路: 之前曾在降低功耗相关的一篇推送中讲到过时钟使能信号:时钟使能降低功耗,当时...
glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了,现在才抽空做,把这篇颠倒个顺序吧,也是最后一天了,以后的题目都是讨论性质的,不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路,且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路,先讨论下时钟切换时产生毛刺的原因:...
无毛刺时钟切换电路,又叫 Glitch free 电路、时钟无缝切换电路,在笔试中遇到过,如果没有接触过,很可能无从下手。 找到2003年的一篇非常经典的英文文章,由【FPGA探索者】翻译,部分采用意译的方式,翻译的文章就不标注原创了,原文在文末点击【阅读原文】转到。
无毛刺的时钟切换英文名叫:Glitch-free clock switching circuit,不要把 Clock Domain Conversion当成了时钟切换,傻傻地设计了半天答非所问。 Clock Domain Conversion为跨时钟域传输问题,就是最常考也是经常听到的CDC问题(应该会有专门的总结)。 今天的主题是Glitch Free Clock Switching: ...
glitch:毛刺,glitch-free clock switching circuit:无毛刺时钟切换电路,今天讨论的主题就是如何实现时钟的无毛刺切换,本文将从有毛刺的时钟切换电路、无毛刺的源同步时钟切换电路、无毛刺的异步时钟切换电路三方面展开。 有毛刺的时钟切换电路: 之前曾在降低功耗相关的一篇推送中讲到过时钟使能信号:时钟使能降低功耗,当时...
glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了,现在才抽空做,把这篇颠倒个顺序吧,也是最后一天了,以后的题目都是讨论性质的,不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路,且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路,先讨论下时钟切换时产生毛刺的原因:...