1)经过综合、布局、布线后,我们可以在软件下面看到粗略的时序报告。 最显眼的几个名词包括WNS、TNS、WHS、THS、TPWS。打眼一看很蒙,如果你修过数集,你会知道set_up和hold time;如果你用过ISE,你会知道什么是slack;那其实完全是一个东西,WNS表示最差负时序裕量(worst Negative Slack),WTS表示总的负时序裕量 (T...
Timing界面左侧是时序信息总览、时钟和时序路径分类,右侧是时序信息总览详细信息,包括Setup、Hold以及Pulse Width检查最差的各10条路径。 这里有几个重要的参数信息名称: WNS (Worst Negative Slack) :最差负时序裕量TNS(Total Negative Slack) :总的负时序裕量 ,也就是负时序裕量路径之和。WHS (Worst Hold Slack...
TNS :总的负时序裕量 (Total Negative Slack),也就是负时序裕量路径之和 WHS :最差保持时序裕量 (Worst Hold Slack) THS :总的保持时序裕量 (Total Hold Slack),也就是负保持时序裕量路径之和 可以看到WNS为8.370ns,这表示这个工程中最差的那条时序路径的建立时间裕量是8.370ns,所以该设计是时序收敛的。...
运行“report_timing”或“report_timing_summary”命令后，我注意到 WNS、TNS、WHS 和 THS。什么是 ...
• 集中精力解决每个时钟的最差负时序裕量 (WNS) 是改进总体时序负裕量 (TNS) 的主要途径。 • 复查严重的最差保持时序裕量 (WHS) 违例 ( • 重新评估设计选择、约束和目标架构之间的利弊取舍。 • 了解如何使用工具选项和赛灵思设计约束 (XDC)。
可以看到系统的最差负时序裕量“WNS”和最差保持时序裕量“WHS”均为正;总的负时序裕量“TNS”和保持时序裕量“THS”为零,即所有的时序路径都能满足这些要求。 十.下载验证 在工程中添加数码管显示模块,并生成比特流对工程进行下载验证。使用开发板芯片型号为xc7a35tfgg484-2,资源使用情况如下: ...
· WHS (ns): 0.016 · CLB Utilization 使用率(%): 75.71 · Run Time 运行时间: 04:33 与项目一相似,项目二也有两轮优化。在第一轮中,目标是取得最好的WNS。我们使用上一轮最好的 WNS 结果(-0.404),运行一轮 placement exploration。基于 placement exploration 的结果, 平均值是-0.512ns。最好结果是-...
在布局布线成功的情况下,记录最后产生的最差负时序裕量(Worst Negative Slack,WNS)和最差保持时序裕量(Worst Hold Slack,WHS)。判断最差负时序裕量和最差保持时序裕量是否均大于预设值,即是否均大于0。在最差负时序裕量和最差保持时序裕量均大于预设值的情况下,流程结束,确定生成的FPGA比特流为符合时序要求的...
由于FPGA中IOB资源含有output delay延迟单元，可以以⼏⼗ps的精度改变延迟，使得数据通路加delay的⽅法得以实现。此时可以预先知道板⼦布线延迟，以及⽬的芯⽚寄存器建⽴保持时间，则可以通过增加约束让vivado软件来进⾏计算，缺点是前期要精确知道这些参数和延迟，否则约束是不正确的。仔细考虑发现，两种⽅...
注意:一个完成实现后可以上板测试的版本的TWS和THS必须为0,此时WNS和WHS一定是大于等于0的,这两个值越大意味着时序余量越好。 如果时序不满足或者实现报错,需要返回到设计步骤重新调整设计与约束。 在Project Summary中同时可以查看到实现后FPGA芯片的资源占用,如下图所示。