https://blog.csdn.net/neufeifatonju/article/details/80450951 https://blog.csdn.net/FPGADesigner/article/details/82871624 之所以要进行时钟约束是因为:当时钟进入了FPGA器件,通过时钟树传递时,时钟边沿会有延时,通常称作时钟网络延迟;噪声或硬件表现会导致时钟随时可能发生变化,通常称作时钟不确定性,包括时钟抖动、...
https://blog.csdn.net/FPGADesigner/article/details/82117562 Vivado使用技巧(28):支持的Verilog语法: https://blog.csdn.net/FPGADesigner/article/details/82425612 Vivado使用技巧(29):约束功能概述: https://blog.csdn.net/FPGADesigner/article/details/82792474 Vivado使用技巧(30):使用时序约束向导: https://...
基本概念 建⽴时间和保持时间是FPGA时序约束中两个最基本的概念，同样在芯⽚电路时序分析中也存在。电路中的建⽴时间和保持时间其实跟⽣活中的红绿灯很像，建⽴时间是指在绿灯（clk的上升沿）亮起之前⾏⼈或者车辆（data数据）在路⼝提前等待的时间（只允许绿灯亮起的⼀刹那在路⼝的车辆才允许 通...
补码;有符号数、无符号数的问题可参考https://blog.csdn.net/fpgadesigner/article/details/80512067 ),这就导致ADC/DAC的数据总线不能与IP核接口直接对接,必须做一定的转换处理。
首先应该注意,我们前面讨论的所有那些离散逻辑门(AND,OR等)实际上实际上并不存在于FPGA内部!但是可以执行那些功能。FPGA能够执行布尔代数的方法是使用查找表(LUT)。查找表是可以由Digital Designer编程的离散功能块。LUT使用相同的真值表概念将输出与输入相关联。让我们尝试一个例子。
首先应该注意,我们前面讨论的所有那些离散逻辑门(AND,OR等)实际上实际上并不存在于FPGA内部! 但是可以执行那些功能。 FPGA能够执行布尔代数的方法是使用查找表(LUT)。 查找表是可以由Digital Designer编程的离散功能块。 LUT使用相同的真值表概念将输出与输入相关联。 让我们尝试一个例子。
上文用到的AD9280和AD9708都是无符号数编码,而我们知道无论是Vivado还是Quartus中大多数的IP核采用的都是带符号数二进制补码的编码方式(二进制原码、补码;有符号数、无符号数的问题可参考https://blog.csdn.net/fpgadesigner/article/details/80512067),这就导致ADC/DAC的数据总线不能与IP核接口直接对接,必须做一...
系数使用matlab的filter designer辅助设计并量化。 4 仿真# 仿真输入数据为7.5MHz和250KHz的叠加波,具体滤波效果如下. 低通: 高通: 5 实测# 低通: 高通: 6 尚留疑问# 对于128阶的FIR滤波器,我发现滤波器的过渡带宽比较大,从通带到阻带大概有几百KHz,在不增加阶数的条件下,如何减小过渡带宽是一个问题。
配置两个DDS产生两个代表1和0的单频信号。f2-f1=h/T=3.5/1ns=3.5Mhz,则在6Mhz载波频率的基础上选择4.25Mhz和7.75MHz。DDS Compiler IP核使用方法可参考https://blog.csdn.net/fpgadesigner/article/details/80512067。本设计将DDS的无杂散动态范围设置为95dB,对应的位宽为16bit。实例化代码如下: ...
再一个,公司内部技术积累,编写文档也是必要的,有一些工具需要掌握,如画波形的TimeGen或者Timing Designer,字处理软件Word或者WPS等。关于文档建设,有些公司不太重视,其实文档很重要很必要,对团队内部审阅讨论,对未来的自己参考都是有用的。 4. 演讲沟通的能力。俗话说,光说不练假把式,光练不说傻把式,又说又练真...