CONF_DONF:双向漏极开路;在配置前和配置期间为状态输出,FPGA将其驱动为低。所有配置数据无错误接收并且初始化时钟周期开始后,FPGA将其置为三态,由于有上拉电阻,所以将其变为高电平,表示配置成功。在配置结束且初始化开始时,CONF_DONE为状态输入:若配置电路驱动该管脚到低,则推迟初始化工作;输入高电位则引导器件执行...
首先，CONF_DONE引脚是通过外部上拉电平，而不是FPGA芯片输出高电平。FPGA芯片只在你烧写配置文件时通过内部强制拉低，然后配置成功后释放引脚，这时引脚可以被外部上拉电平拉高。以上分析可以得出如下两种情况的结论：1、你的板子上FPGA芯片这个CONF_DONE有没有按照芯片资料上推荐的接一个10k的电阻到VCCPGM。
FPGA下载的CONF_DONE管脚拉低问题 问题描述: FPGA的JTAG接口连接不上(Can't access JTAG chain),或者连接上烧录一会就FAIL了。上电测量conf_done管脚为低电平。 按照这个步骤可以解决问题。 1、确认板子电源有无问题,测试一下供电部分;FPGA的3.3V,2.5V,1.2V电源。电源和地有无短路。 2、确认JTAG跟FPGA的连接...
测量CONF_DONE 管脚有先背拉低再拉高的动作,之前一版也是同样的问题,看了手册后,把JTAG上需要上拉的电阻的上拉电压改到了这几个配置管脚所在的BANK的IO电压,即从3.3V改到了2.5V,结果从新做了之后依然有这个问题,那是不是 CONF_DONE ,nstatus,nconfig这几个管脚也应该接2.5V呢,我现在接的是3.3呢,已经做了...
测量CONF_DONE 管脚有先背拉低再拉高的动作,之前一版也是同样的问题,看了手册后,把JTAG上需要上拉的电阻的上拉电压改到了这几个配置管脚所在的BANK的IO电压,即从3.3V改到了2.5V,结果从新做了之后依然有这个问题,那是不是 CONF_DONE ,nstatus,nconfig这几个管脚也应该接2.5V呢,我现在接的是3.3呢,已经做了...
基本就是指示功能，别无它用。CONF_DONE是一个漏极开路(OD)的输出，在FPGA配置过程中或配置失败时拉低，在配置完成时释放成高阻态。在楼主的电路中，CONF_DONE拉低时Q1的EC结导通，D1被点亮；CONF_DONE高阻时Q1的EC结截止，D1不亮。因此D1的亮灭可以指示FPGA配置是否完成/成功。
8、nCONFIG可以直接连接到配置设备引脚nlNIT_ CONF。如果不使用该引脚,该引脚可通过一个电阻连接的VCCIO。(14)CONF_DONE:引脚类型为双向(漏极开路)。这是一个专用的配置状态引脚。作为一个状态输出,CONF_ DONE引脚为低在配置之前和其中。一旦接 收到所有的配置数据没有错误,初始化周期开始,CONF_DONE被释放。作为...
首先，CONF_DONE引脚是通过外部上拉电平，而不是FPGA芯片输出高电平。FPGA芯片只在你烧写配置文件时通过内部强制拉低，然后配置成功后释放引脚，这时引脚可以被外部上拉电平拉高。以上分析可以得出如下两种情况的结论：1、你的板子上FPGA芯片这个CONF_DONE有没有按照芯片资料上推荐的接一个10k的电阻到VCCPGM...
1.CONF_DONE:编程数据完成指示脚; 2.nSTATUS:编程状态指示; 3.DATA[0]:编程数据; 4.nCONFIG:编程模式进入脚; 5.DCLK:编程时钟脚;(注意:cycloneIII DCLK编程时钟最高为133Mhz,而cycloneIII LS最高编程时钟为100Mhz) 编程时序如下: 从上图可以看出整个编程时序非常简单,直接输入数据即可,但是细心的人发现了这里...
在所有配置数据都已经被接收后,CONF_DONE 脚会变成高电平,CII 器件还需要299 个时钟周期来初始化寄存器,I/O 等等状态,FPGA 有两种方式,一种是用内部的晶振(10MHz),另一种就是从CLKUSR 接进来的时钟(最大不能超过100MHz)。有这个功能,可以延缓FPGA 开始工作的时间,可以在需要和其它器件进行同步的特殊应用中用...