AD7768芯片的数据输出形式如图7所示,其中“DRDY”信号的频率代表了ADC的采样率,FPGA根据每个“DCLK”的下降沿对“DOUT”进行读取。 图8为系统工作在125 kHz采样率下,FPGA读取单个采集模块ADC通道7数据的实际逻辑波形图,其中“AD_Data_Valid”信号作为FIFO的写时钟信号,另外,“ad_go”为后级以太网传输的发送使能脉冲。
AD7768芯片的数据输出形式如图7所示,其中“DRDY”信号的频率代表了ADC的采样率,FPGA根据每个“DCLK”的下降沿对“DOUT”进行读取。 图7通道并行数据输出模式 图8为系统工作在125kHz采样率下,FPGA读取单个采集模块ADC通道7数据的实际逻辑波形图,其中“AD_Data_Valid”信号作为FIFO的写时钟信号,另外,“ad_go”为后级...
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