在FPGA驱动的接口信号的输出端都引入了一个寄存器,然后通过Quartus II的Assignment Editor工具给这几个寄存器都加入了Fast Output Register的约束,在Timing Closure Floorplan中观察编译后的结果发现这些寄存器都被布局到输出引脚对应的IO cell中的寄存器位置,该寄存器到输出引脚的延时都是0ns,
错误(175020):分数PLL对区域(x坐标,y坐标)到(x坐标,y坐标)的非法约束:区域内无有效位置 Altera_wiki7年前发布 110 该帖子内容已隐藏,请登录后查看 登录后继续查看 登录注册 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉 评分 欢迎为Ta评分 分享收藏 请登录后发表评论 登录注册 没有回复内容搜索...