在verilog中例化一个FIFOFIFO FIFO_inst (.clock ( CLK ),.data ( { DE,VSYNC,HSYNC,Cnt_in } ),.rdreq ( rq_1 ),.wrreq ( wq_1 ),.q ( { ContrSignal,Count } ));其中ContrSignal对应DE,VSYNC,HSYNC三个一位信号,Count对应Cnt_in,但是输出的ContrSignal是对的,但是Count却一直是零,这是...