ETH_RXDV:接收数据有效信号,高电平有效。 ETH_RXER:接收数据错误信号,高电平有效。 ETH_RXD:四位并行的接收数据线,在ETH_RXDV为高电平,ETH_RXER为低电平数据有效。 ETH_TXC:发送参考时钟, ETH_TXC 由 PHY侧提供。 ETH_TXEN:发射数据有效信号,高电平有效。 ETH_TXER:发射数据错误信号,高电平有效。 ETH_T...
PHY Address(PHY芯片地址):0 注意:LAN8720A 可以通过 PHYAD0 引脚(如PHY芯片引脚10)来配置,该引脚与 RXER 引脚复用,芯片内部自带下拉电阻,当硬复位结束后, LAN8720A 会读取该引脚电平,作为器件的 SMI 地址,接下拉电阻时(浮空也可以,因为芯片内部自带了下拉电阻),设置 SMI 地址为 0,当外接上拉电阻后,可以设...
部分引脚是具有双重功能的,比如PHYAD0与RXER引脚是共用的,在系统上电后LAN8720A会马上读取这部分共用引脚的电平,以确定系统的状态并保存在相关寄存器内,之后则自动转入作为另一功能引脚。 PHYAD[0]引脚用于配置SMI通信的LAN8720A地址,在芯片内部该引脚已经自带下拉电阻,默认认为0(即使外部悬空不接),在系统上电时会...
RXD[3:0]/ [1:0]:数据接收信号线,PHY芯片同步驱动, RMII为TXD[3:0]4位, RMII为TXD[1:0]2位, MII模式时RX_DV禁止, RX_ER使能时RX_D[3:0]用来传输特定信息(参考STM32F4xx中文参考手册-表164 RX接口信号编码)。 RX_DV:接收数据有效信号,PHY芯片驱动。(MII) CRS_DV:CRS与RX_DV功能的整合信号线,...
10RXER接收错误该信号置为有效时表示在当前从收发器传输的帧中检测到错误。 PHYAD0PHY地址0配置脚该配置脚用于设置收发器的SMI地址。 11CRS_DV载波侦听/接收数据有效该信号置为有效时表示接收介质处于非空闲状态。当接收到10BASE-T数据包时,CRS_DV置为有效,但RXD[1:0]保持低电平,直到接收到SFD字节(10101011)为止...
部分引脚是具有双重功能的,比如PHYAD0与RXER引脚是共用的,在系统上电后LAN8720A会马上读取这部分共用引脚的电平,以确定系统的状态并保存在相关寄存器内,之后则自动转入作为另一功能引脚。 PHYAD[0]引脚用于配置SMI通信的LAN8720A地址,在芯片内部该引脚已经自带下拉电阻,默认认为0(即使外部悬空不接),在系统上电时会...
·MII_RX_ER：接收错误信号。该信号必须保持一个或多个周期(MII_RX_CLK)，从而向MAC子层指示在帧的某处检测到错误。RMII接口，即精简介质独立接口，该接口降低了在10/100Mbit/s下微控制器以太网外设与外部PHY间的引脚数。根据IEEE 802.3u标准，MII包括16个数据和控制信号的引脚。RMII规范将引脚数减少为7个。RM...
本硬件 RXER 引脚浮空,其 PHY 芯片地址为 0。 Ethernet Basic Configuration(以太网基本配置): Rx Mode(接收模式):选择Polling Mode轮询方法。ST 官方例程文件包含了中断引脚的相关配置,主要用于指示接收到以太网帧,我们这里不需要使用。 TX IP Header Checksum Computation(发送数据校验和):选择By hardware使能发送...
LAN8720A/LAN8720Ai是一款低功耗的10BASE-T/100BASE-TX(10Mbps/100Mbps)以太网物理层收发器。LAN8720仅支持RMII接口,系统框图如下: LAN8720详细内部框图如下: LAN8720的部分引脚在上电时作为硬件配置引脚,例如PHYAD0和RXER等,后面硬件设计部分再详细介绍。 作者:时光飞逝的日子...
MII_RX_ER:接收出错信号,保持一个或多个时钟周期(MII_RX_CLK) 的有效状态,表明MAC在接收过程中检测到错误。具体错误原因需结合MII_RX_DV的状态及MII_RXD[3:0]的数据值,详见下表:(接收接口信号编码)。 MII_RX_CLK:接收数据使用的时钟信号,对于10Mbit/s的数据传输,此时钟为2.5MHz,对于100M bit/s的数据传...