MII_RXD[0]为最低有效位,MII_RXD[3]为最高有效位。当MII_RX_DV禁止、MII_RX_ER使能时,特定的MII_RXD[3:0]值用于传输来自PHY的特定信息(请参见表164)。 MII_RX_DV:接收数据有效信号。该信号表示PHY当前正针对MII接收已恢复并解码的半字节。该信号必须与恢复帧的头半字节进行同步(MII_RX_CLK),并且一直...
PHY芯片驱动,只有当RX_DV与RX_ER同时有效时错误有效。(MII) REF_CLK:RMII模式外部50MHz参考时钟。可以直接使用外部晶振接入MAC和PHY,也可以通过STM3的PLL来驱动。(RMII) 2.2.MII/RMII时钟源 MII使用25MHz时钟源,RMII使用50MHz时钟源。 使用MII接口时,STM32F4可使用外部25MHz高速时钟(HSE),通过MCO引脚输出25MHz...
CKS32F4xx系列通过RMII接口与PHY层芯片的连接如图3所示: 图3 精简介质独立接口信号 从上图可以看出RMII相比MII,引脚数量精简了不少。注意,图中的REF_CLK信号,是RMII和外部PHY共用的50Mhz参考时钟,必须由外部提供,比如有源晶振,或者CKS32F4xx系列的MCO输出。不过有些PHY芯片可以自己产生50Mhz参考时钟,同时提供给CKS...
RMII_RXD[1:0]:接收数据线,每次接收2位数据,数据在RMII_RX_DV信号有效时有效。RMII_RXD[0]是数据的最低位, RMII_RXD[1]是最高位。其他意义请参考MII_RXD[3:0]说明。 RMII_REF_CLK:发送和接收数据使用的时钟信号,对于10Mbit/s的数据传输,此时钟为5MHz,对于100M bit/s的数据传输,此时钟为50MHz。 RMII...
ETH 内部自带专用的 DMA 控制器用于 MAC,ETH 支持两个工业标准接口介质独立接口(MII)和简化介质独立接口(RMII)用于与外部 PHY 芯片连接。MII 和 RMII 接口用于 MAC 数据包传输,ETH 还集成了站管理接口(SMI)接口专门用于与外部 PHY 通信,用于访问 PHY 芯片寄存器。
特别注意:RMII模式下REF_CLK要连接CPU的MCO引脚,且MCO输出时钟应为50MHz。 这里说下我最近遇到的stm32在MII模式不能正常接收数据,后来发现是STM的MII_ER脚被配置成以太网引脚,而实际悬空(并未连接到PHY),导致stm32认为接收出错,将接收数据丢失。 解决办法: 如果硬件还未完成设计,则MII_ER最好正确连接到PHY指定...
CKS32F4xx系列芯片自带以太网模块,该模块包括带专用DMA控制器的MAC 802.3(介质访问控制)控制器,支持介质独立接口(MII)和简化介质独立接口(RMII),并自带了一个用于外部PHY通信的SMI接口,通过一组配置寄存器,用户可以为MAC控制器和DMA控制器选择所需模式和功能。
REF_CLK:仅用于RMII接口,由外部时钟源提供50MHz参考时钟。 因为要达到100Mbit/s传输速度,MII和RMII数据线数量不同,使用MII和RMII在时钟线的设计是完全不同的。对于MII接口,一般是外部为PHY提供25MHz时钟源,再由PHY提供TX_CLK和RX_CLK时钟。对于RMII接口,一般需要外部直接提供50MHz时钟源,同时接入MAC和PHY。 开发...
由于 MII需要多达16根信号线,由此产生的 I/O 口需求及功耗较大。对于 MII 接口,一般是外部为 PHY 提供 25MHz 时钟源,再由 PHY 提供 TX_CLK 和 RX_CLK 时钟,不需要与 MAC 层时钟一致。 RMII:Reduced Medium Independent Interface,RMII 接口是 MII 接口的简化版本,MII 需要 16 根通信线,RMII只需 7 根...
Aurix1G/2G芯片支持以太网功能, ETH与外部的MAC或者PHY之间的接口一般有如下几种, MII, RMII,RGMII, MDC/MDIO, 前几种用于数据传输, 而MDC/MDIO主要用于对PHY的管理, 通过该接口可以实现对PHY内部寄存器的读写和控制, 如下图所示 (图1) 图1 MDC/MDIO接口 ...