在ISE14.2中使用IP核,在Core Generator中新建工程,选用Virtex-5的板子,型号为xc5vlx110t-1ff1136,然后找到DSP48 marco,配置参数,生成IP核后,在Verilog语言中例化此IP,调用IP仿真,发现输出结果不正常。发现:凡使用输入c,实际运算结果都等于理论运算结果右移一位。如设定功能为:p=a*b+c,结果功能仿真