在AC701板上,我惊讶地看到DDR sysclk输入(IO标准= DIFF_SSTL15,VCCO = 1.5V)由LVDS振荡器驱动而没有交流耦合。 在UG471(7系列selectiO)第90页中,它说: 在I / O bank中有差分输入,如LVDS和LVDS_25是可以接受的 除了那些输出所需的标称电压之外的电压电平 标准(LVDS输出为1.8V,LVDS_25输出为2.5V)。 但...
在AC701板上,我惊讶地看到DDR sysclk输入(IO标准=DIFF_SSTL15,VCCO = 1.5V)由LVDS振荡器驱动而没有交流耦合。在UG471(7系列selectIO)第90页 h1654155957.94712020-07-17 13:45:49 ISE14.7时钟IP核使用,输出时钟恒为0 %;管脚约束NET "clk_in_p"LOC="AA3" |IOSTANDARD=DIFF_SSTL15;NET "clk_in_n"LOC...