design compiler的主要使用流程也有一张图,还是贴上来吧。大致有个理解。 下面我正式开始我们的流程。 第一步——读入设计 1.1 翻译getch 这一步原理比较简单。把你的verilog读到dc里面。主要用到几个命令。analyze/elaborate和read_verilog。 这两个命令有细微的区别。哪怕同一个设计,用analyze+elaborate读出来的g...
现在我们得到了新的design_gtech_netlist.v,来对比一下 我们看到了区别,如果直接在elaborate或者read_file后导出gtech网表,生成的gtech网表会有很多cell不能map到gtech. 比如时序逻辑生成 *SEQGEN* \ 如上所示 如果要生成完全可以map的gtech网表,需要综合compile,这要在设置完约束之后 好的,接着往下走。 我们...
2. analyze和elaborate一对指令同时使用（推荐使用）analyze -f vhdl mychip.vhdelaborate MYCHIP 3....
那么,使用了带参数的模块,就要使用analyze和elaborate命令连接,脚本如下: # Read design files file mkdir ./work define_design_lib WORK -path ./work analyze -format verilog {RegisterFile.v Test.v} elaborate Test 现在查看输出信息,就会发现确实是按照例化时指定的参数编译模块的,并且连接成功了: Inferred m...
综合与 Design Compiler 综合是前端模块设计中的重要步骤之一,综合的过程是将行为描述的电路,RTL 级的 电路转换到门级的过程;Design Compiler 是 Synopsys 公司用于做电路综合的核心工具,它 可以方便地将 HDL 语言描述的电路转换到基于工艺库的门级网表.本章将初步介绍综合的 原理以及使用 Design Compiler 做电路...
3 Design Compiler的使用 3.1 启动Design Compiler DC启动时自动创建日志文件，支持四种启动方式。读入设计文件有两种方式，analyze&elaborate指令可以分析设计语法错误和代码转换，设置顶层文件的参数。3.2 连接 连接时，使用link命令将模块或实体连接起来，并添加link_library指定模块和单元电路的路径。设置...
读入设计有两种实现方法实现方法:read 和 analyze & elaborate(实际上 read 是 analyze 与 elaborate 的打包操作 ),下面介绍二者在使用中的区 别: 从中可以看到,analyze & elaborate 可以自由指定设计库,并生成 GTECH中间文件前生成.syn 文件存储于 work 目录下,便于下次 elaborate 节省时间,我们一般选择 analyze ...
analyze -format verilog { /home/host/cic/new/cic.v /home/host/cic/new/comb.v /home/host/cic/new/decimation.v /home/host/cic/new/integrator.v } # 4. 展开设计层次,确定顶层模块 elaborate $::design_name # 5. 时序约束设置 # 创建周期为 10ns 的时钟,连接到 clk 端口 ...
elaborate是在读源文件时唯一修改module参数的方式: analyze 分析HDL源程序并将一些中间文件保存在WORK elaborate $my_top -parameters “A_WIDTH=8,B_WIDTH=16” 将产生的中间文件生成verilog模块或VHDL的实体(缺省情况下elaborate读取WORK下的文件) 在解决模块调用IP时,将IP/Macro-cell library 加入link_library即可...
使用analyze + elaborate 或者 read_verilog, read_vhdl, read_file 命令。 1.26 analyze+ elaborate 和 read 命令有什么区别? read_file 是可以读取任何SYNOPSYS支持格式的;analyze和eloborate只支持verilog和VHDL两个格式,但是他们支持在中间过程中加入参数而且以便以后可以加快读取过程。