1.DDS输出频率上限取决于参考时钟,并且由于ADC变换的原因最多只能达到参考的一半。 PLL输出频率的上限取决于VCO的上限。 2.DDS频率切换在数字域实现,时间非常快,可以达到ns级; PLL锁定时间取决的硬件时间,时间为us级; 3.DDS的实现不要额外的模拟器件,所以功耗低。 锁相环由于频率的实现全部在模拟器件实现,相对而言...