14)VREF 管脚接地(1K), VRP 240R接地。 15) 除了时钟和复位管脚,其他管脚不能在两种不同的bank类型中交叉布线(HP和HR bank,推荐HP) 16)Par alert_n TEN管脚不包含在FPGA管脚上,TEN 499R下拉到地,PAR Alert_n 39R上拉到VTT 17)如果该Bank 需要分配dq,dqs,sys_rst_n信号不要放在N0 N6管脚上。 18)I...
注2:DDR3通过前导的正负方向触发读写分离在DDR4无效了,因为DDR4读写前导方向不定,也有可能方向是一样的。 1. DDR4芯片管脚定义描述 DDR4管脚功能描述见下表。 2.测试准备 焊台,植球温控板,DDR,镊子,烙铁,DDR转接板,助焊剂,吸锡带,锡球 测试仪器TEK DSA71254 12.5G100GS/S 探头:P7313 13G x4或者P7513...
(1)地址线布局布线需使用Fly-by的拓扑结构,不可使用T型,拓扑过孔到管脚的长度尽量短,长度在150mil左右 (2)VTT上拉电阻放置在相应网络的末端,即靠近最后一个DDR4颗粒的位置放置;注意VTT上拉电阻到DDR4颗粒的走线越短越好,走线长度小于500mil;每个VTT上拉电阻对应放置一个VTT的滤波电容(最多两个电阻共用一个电...
1.2.5 Other Signals TEN – Test connectivity mode. CMOS level. Connect 500Ω resistor to ground at memory devices。测试连接模式。 CMOS 级别。将 500Ω 电阻连接到位于存储器器件处的接地。 alert_n VRP (PL) – 240Ω to GND ZQ (PS) – 240Ω to GND 2. 通用存储器布线准则 1. 判定信号走线...