当数据读操作的时候,主控(FPGA或CPU)读取Memory颗粒的数据,此时主控为接收端,可以根据需要选择是否打开ODT;当数据写操作的时候,主控(FPGA或CPU)将数据写入到Memory颗粒,此时颗粒为接收端,也可以根据需要选择是否打开ODT,这种操作可以在寄存器内部实现控制。(参考高速先生:https://mp.weixin.qq.com/s/
为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;数据可以通过调节ODT 来实现,所以一般建议不用加电阻。 布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响。 布局原则如下: 对于源端匹配电阻靠近CPU(驱动)放,而对于并联端接则靠近负载端(FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑...
在点对点的方式时,可以很容易的通过ODT的阻抗设置来做到阻抗匹配,从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号,它们都是需要多点互联的,所以需要选择一个合适的拓扑结构,下面的图中列出了一些相关的拓扑结构,其中Fly- By拓扑结构是一种特殊的菊花链,它不需要很长的连线,甚至有时不需要短线(Stub)。
CASN,CSN0,xRASN,RESET,WEN,ODT 说明:TI的文档是把地址和数据的时钟放在一组的,但是等长时,地址线与地址的时钟等长,数据线与数据的时钟等长。我这里是把数据和地址的时钟分别放到了数线线和地址线组。 因此次只是单片DDR,不涉及拓扑结构。 此次设计并没有同层同组,而是把数据线放在第一层和第三层,主要做了...
这要看主芯片的手册，有的要复用数据线配置ODT参数
4.ODT:On Die Termination,片上端接电阻,即内存颗粒内部的Termination电阻,高电平有效。这个信号在DDR1上面是没有的,在DDR2,DDR3上面采用,可以调节DQ,DQS,DM的Termination。 5.RAS#:行地址选通, 在进行读/写操作时,此信号拉Low行地址有效。 5.CAS#:列地址选通,在进行读/写操作时,此信号拉Low列地址有效。
么去绕等长呢？就算累到没朋友恐怕也很难保证很好的完成设计吧！无解了，只能请高速先生出招！首先查看了下主控芯片的数据手册，什么ODT、Write leveling该有的功能都有，好家伙，这下有救了。为什么呢？因为我们有任性的ODT功能。ODT是On Die Termination的缩写，又叫片内端接，顾名思义，就是将端接电阻放在了...
阻抗值和内部的ODT内部上内部上拉电阻拉电阻值来改来改善善DDR3的信号的信号完完整整性,,一般般不需要不需要修改改。 14/42 9.SystemClock选择差分NoNoBuffBufferr,ReferenceClock因因为开开发板板上没没有有提供提供单独独的DDR参考时钟, 所以选择UseSystemClock。SystemResetPolSystemResetPolarityrty选择ACTIVELOW,其它...
四颗96球DDR3 用T形拓扑,请问ODT要不要控制等长?ODT有两个网络(odt0,odt1) 与地址线等长 要. 要, 且与地址线等长 ok ,谢谢大家回答! 与地址线一起等长即可 你确定你们要走T型的 t型结构有好处么,只是信号最优吧?大多用菊花链,但是原因是什么?