在第a次发射,D触发器输出结果是0,内存控制器得到DQ反馈为0。 内存控制器接着在第b次发射,调整CLK与DQS的相位,此次D触发器在时钟高电平触发,得到反馈即为1。 经过多次不同相位关系的训练,内存控制器得到了CLK与DQS的线长关系。 二、GDDR5时钟训练 GDDR5专用于显存,本篇不展开阐述,具体内容可以参考(JEDEC规范JES...
ODT(On-Die Termination)是DDR3的一个重要特性,它为DDR3颗粒提供芯片内部的末端匹配,而不需要用户在芯片外面额外端接电阻,然而并不是所有的管脚都具备ODT功能,ODT所覆盖的管脚范围是DQ,DQS,DM信号。因此,CK以及AC信号在硬件设计时仍然需要在芯片外面增加末端匹配电阻。 DDR3 ODT的匹配电阻RTT有两种阻值,分别为RTT_...
第六步,设置等长规则 对于数据线,DDR1/2与DDR3的规则是一致的:每个BYTE与各自的DQS,DQM等长,即DQ0:7与DQS0,DQM。等长,DQ8:15与DQS1,DQM1等长,以此类推。 DDR2数据线等长规则举例 DDR3数据线等长规则举例 地址线方面的等长,要特别注意,DDR1/2与DDR是很不一样的。 对于DDR1/2,需要设定每条地址到达同一...
output [0:0]ddr3_odt; 管脚说明: 片上终端使能,ODT使能(high)和禁用(low)片内终端电阻,在正常操作时仅对DQ、DQS、DM有效。 最后放一张接下来打算分析的几张测试图之一作为结尾
对于数据线,DDR1/2与DDR3的规则是一致的:每个BYTE与各自的DQS,DQM等长,即DQ0:7与DQS0,DQM。等长,DQ8:15与DQS1,DQM1等长,以此类推。 DDR2数据线等长规则举例 DDR3数据线等长规则举例 地址线方面的等长,要特别注意,DDR1/2与DDR是很不一样的。
图3:因不等的数据选取脉冲(DQS)驱动使交叉点偏离中间水平而导致有效数据窗口缩短。 DDR2内存的输出驱动器一般置于芯片外,只在初始化过程中随机校准一次,因此这种被称为“片外驱动校准(OCD)”的校准序列仅用于校准片外输出驱动器。DDR2内存无法支持ODT校准模式。
CK/CK信号必须在DQS/DQS信号之后到达每个存储器件。CK/CK与DQS/DQS之间允许的偏差范围必须在0到1600ps之间。对于组件/UDIMM,CK/CK和DQS/DQS之间的建议偏差为150ps到1600ps,RDIMM为450ps到750ps,根据此要求进行设计时,必须考虑从FPGA到DIMM上的内存组件的总CK/CK和DQS/DQS传播延迟。
DQ0字节组(单端线):DDR_D[7:0]、DDR_DQM0,以DQS0时钟组对齐; DQ1字节组(单端线):DDR_D[15:8]、DDR_DQM1,以DQS1时钟组对齐。 九、DDR3信号终端电阻应用 本例中DDR3芯片内含有针对DQS[x]和DQ [x]的ODT(片内终结器),而CK和ADDR_CTRL既没有内部的ODT,也没有外接VTT终结器,但这并不影响信号完整...
GROUP0: DQ0-DQ7,DQM0,DQS0P/DQS0N; GROUP1: DQ8-DQ15,DQM1,DQS1P/DQS1N; GROUP2: DQ16-DQ23,DQM2,DQS2P/DQS2N; GROUP3: DQ24-DQ31,DQM3,DQS3P/DQS3N; GROUP4: DQ32-DQ39,DQM4,DQS4P/DQS4N; GROUP5: DQ40-DQ47,DQM5,DQS5P/DQS5N; ...
控制器(CPU或FPGA)不停的发送不同时延的DQS 信号,DDR3 SDRAM 颗粒在DQS-DQS#的上升沿采样CK 的状态,并通过DQ 线反馈给DDR3 控制器。控制器端反复的调整DQS-DQS#的延时,直到控制器端检测到DQ 线上0 到1 的跳变(说明tDQSS参数得到了满足),控制器就锁住此时的延时值,此时便完成了一个Write leveling过程;...