在第a次发射,D触发器输出结果是0,内存控制器得到DQ反馈为0。 内存控制器接着在第b次发射,调整CLK与DQS的相位,此次D触发器在时钟高电平触发,得到反馈即为1。 经过多次不同相位关系的训练,内存控制器得到了CLK与DQS的线长关系。 二、GDDR5时钟训练 GDDR5专用于显存,本篇不展开阐述,具体内容可以参考(JEDEC规范JES...
DQ0-DQ7,DQM0,DQS0P/DQS0N; GROUP1: DQ8-DQ15,DQM1,DQS1P/DQS1N; GROUP2: DQ16-DQ23,DQM2,DQS2P/DQS2N; GROUP3: DQ24-DQ31,DQM3,DQS3P/DQS3N; GROUP4: DQ32-DQ39,DQM4,DQS4P/DQS4N; GROUP5: DQ40-DQ47,DQM5,DQS5P/DQS5N; GROUP6: DQ48-DQ55,DQM6,DQS6P/DQS6N; GROUP7: DQ46-...
第六步,设置等长规则 对于数据线,DDR1/2与DDR3的规则是一致的:每个BYTE与各自的DQS,DQM等长,即DQ0:7与DQS0,DQM。等长,DQ8:15与DQS1,DQM1等长,以此类推。 DDR2数据线等长规则举例 DDR3数据线等长规则举例 地址线方面的等长,要特别注意,DDR1/2与DDR是很不一样的。 对于DDR1/2,需要设定每条地址到达同一...
BA[2:0] bank选通 确定要操作的Bank,参考值是VREFCA 数据组 名称功能描述 DQ 数据总线 双向总线 DQS,DQS# 数据选通 用于数据同步:读时是输出,边缘与读出的数据对齐。写时是输入,中心与写数据对齐。 TDQS,TDQS# 数据选通 功能与DQS相同,只是当两种不同的DIMM混合应用在同一个系统时,DQS的负载就会不同,这样...
写入数据:以DQS的高/低电平期中部为数据周期分割点 读出数据:数据的接收触发为 DQS 的上/下沿。 写入延迟tDQSS 在DQS 写入时序图中,可以发现写入延迟已经不是0了,在发出写入命令后,DQS与写入数据要等一段时间才会送达**。这个周期被称为 DQS 相对于写入命令的延迟时间(**tDQSS, WRITE Command to the first ...
DQS 是DDR中的重要功能,它的功能主要用来在一个时钟周期内准确的区分出每个传输周期,并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线,它是双向的,在写入时它用来传送由北桥发来的DQS信号,读取时,则由芯片生成DQS向北桥发送。完全可以说,它就是数据的同步信号。
综上,DQS信号的拓扑已经确定:源端电阻A版本中保存0ohm电阻,供调测用,B版本以后删除;ODT采用120ohm;驱动能力采用1.5V半驱动。3.2DQS信号后仿真和回板测试根据3.1中仿真确定的DQS信号拓扑,进行了PCB的布局和布线,布线完成后,用Mentor的Boardsim软件进行了后仿真。从后仿真的结果来看,前后仿真的结果根本是一致的,包括...
方法一:preamble的差异 在每次的burst之前,DQS会从高阻态切换到一段负脉冲,然后才开始正常的读写。这段负脉冲,我们叫做preamble(preamble实际上是在读写前,DQS提前通知DRAM芯片或者是controller的信号)。一般说来,读数据DQS的preamble宽度要大于写数据。对于DDR3,情况就更简单了。因为在DDR3中,读数据的preamble是负...
控制器(CPU或FPGA)不停的发送不同时延的DQS 信号,DDR3 SDRAM 颗粒在DQS-DQS#的上升沿采样CK 的状态,并通过DQ 线反馈给DDR3 控制器。控制器端反复的调整DQS-DQS#的延时,直到控制器端检测到DQ 线上0 到1 的跳变(说明tDQSS参数得到了满足),控制器就锁住此时的延时值,此时便完成了一个Write leveling过程;...
1、前信号VREFDQ121VSS122DQ0123DQ1124101112131415161718192021VSSDQS0#DQS0VSSDQ2DQ3VSSDQ8DQ9VSSDQS1#DQS1VSSDQ10DQ11VSSDQ16125126127128129130131132133134135136137138139140141计算机维修技术第2版易建勋编著清华大学出版社2009.8附件3-4:64位DDR3SDRAMUnb-DIMM内存条引脚功能定义(240脚)背信号VSSDQ4DQ5VSSDM0NCVSSDQ6DQ7VS...