3.点击NEXT 4.选择一个带AXI4接口的IP核,然后点击NEXT 5.记得修改名称,不然后边不好修改,路径可以直接放在工程根目录下 6.名称我们进行修改,然后选用FULL接口的AXI,选择IP核为主机,数据位宽选32bits 7.我们选择编辑此IP,我们便成功调用IP 8.IP设置完成后,我们可以看到里边的.v代码,主要就是一个测试模块,它实...
4.如图点击,创建一个MIG IP核,然后勾选AAXI4接口,控制器数目我们默认选1,然后点击NEXT。 5.这个页面是选我们要兼容的芯片型号,这里不选择。 6.这里我们选择控制类型为DDR3,点击NEXT。 7.时钟周期我们选择2500ps,这个400M时钟是指DDR3的工作时钟,MIG会生成这个400M时钟给DDR3使用,同样会按照4:1的规则,生成一...
内容名称:DDR3(AXI4接口)工程代码 工程环境:Xilinx VIVADO 2018.3 内容概要:使用 Xilinx VIVADO 中的 MIG IP 核,设计了外部读写模块 Verilog 代码,并对读写模块进行封装,封装成一个类似 Block RAM / FIFO 的黑盒子,以便在实际使用中直接调用外部接口。本工程将核心参数(比如数据位宽、DDR 突发长度、数据量大小...