时序器件到时序器件 路径上的cell延迟由input_transition和output_load(包括扇出pin上的load)决定,这个由查抄表可以得到。 而net延迟是由net上的R,C决定的。在没有布局布线之前,我们不知道实际的R,C是多少,dc根据互联线模型(set_wire_load_model)来计算出R,C。然后根据得到的R,C计算出net上的延迟:Net_delay=R...