set_wire_load_model -name $WIRE_LOAD_MODEL -library $LIB_NAME 如果连线穿越层次边界,连接两个不同的模块,那么有三种方式对这种跨模块线连接的类型进行建模,set_wire_load_mode命令用于设置连线负载模型的模式。有三种模式供选择:top、segment和enclosed。三种模式的示意图如下所示: 由图可见, 该设计的顶层设计...
DC自动选择线负载模型:set auto_wire_load_selection false 手动选择线负载模型:set_wire_load_model -name $WIRE_LOAD_MODEL -library $LIB_NAME 如果连线穿越层次边界,连接两个不同的模块,那么有三种方式对这种跨模块线连接的类型进行建模,set_wire_load_mode命令用于设置连线负载模型的模式。有三种模式供选择:to...
set_operating_conditions –min fast –max slow命令中的–min fast和–max slow可以互换。 (2)set_wire_load_model和set_wire_load_mode 命令方式: #1:set_wire_load_model: 设置连线负载模型, 为了估计模块输出的时序—transition time;DC默认输出负载为0 负载模型可以通过report_lib libraryname命令下查看线的...
使用set_load 对输出电容值进行约束,单位根据工艺库的define所定。 2.13 DC是基于path的综合,那么在约束时如何体现? 我们知道,基于path会有四种路径形式,DC中提供 create_clock 定义寄存器和寄存器之间的路径; set_input_delay 定义输入与寄存器之间的路径; set_output_delay 定义寄存器与输出之间的路径; set_max_de...
set_wire_load_mode top 比较不悲观方式:用enclosed的方式选择WLM,该W LM对应的设计完全地包住这条连线,这时DC将选择SUB模块对应的连线负载模型。在enclosed模式下, 采用子模块的连线负载模型, 即40×40;因SUB模块比较TOP设计小,所以连线的延迟比较短(不悲观,就是连线延时小)。对应的命令为: ...
DC、DCT、DCG的区别 以及 Wire_load_mode 在dc家族系列中,DC_V,DC_E为基本的DC(Design Compiler)工具,具有dc所具备的基本fearture,DC在synopys工具系列中位置,举足轻重,也是业界使用最广泛的综合工具,相比candence的RC(RTL compiler)有更大的客户群。进入到亚微米工艺下,DCT/DCG已逐渐成为优化时序的一种选择。
set_wire_load_mode 如果只是在子模块综合中设置了线负载模型,那么跨模块边界的连线延迟如何估计,该命令就是用于设置模块互连线延迟估计所使用的模块 该模式有三种选择: Top指定模块互连线延迟的估计使用顶层模块的线负载模型 Enclosed指定模块互连线延迟的估计使用包含该连线的最小模块的线负载模型 Segmented将连线按模型...
set design_name [get_object_name [current_design]] set_wire_load_model -name "smic18_wl10" #设置线负载模型 set_wire_load_mode top create_clock -period 156 -waveform {0 78} [get_ports clk] -name clk #设置时钟,周期156ns,脉宽0-78ns ...
set_wire_load_mode enclosed #***/ # Load & Input_transition Related Information #***/ set_input_delay 1.0 [all_inputs] set_output_delay 1.0 [all_outputs] set_load -pin_load 75 [get_ports {xxx*} ] set_load -pin_load 15 [get_ports...
DCExpert功能最基本,采用wire load model 进行延时计算,运行时需要DC Expert licence;DCultra在DC Expert基础上,升级了优化算法,综合时使用compile_ultra命令,且需要DC Ultra和Designware Foundation license,延时计算既可以使用wire load model也可以使用拓扑讣...