set_clock_transition(一般为时钟周期的10%) set_clock_latency set_input_delay -max(建立时间约束)/set_input_delay -min(保持时间约束) set_output_delay -max(建立时间约束)/set_output_delay -min(保持时间约束) set_min_delay/set_max_delay(纯组合逻辑约束) set_false_path(跨时钟域约束/异步复位信号...
优先级的从高到低次序为:最大电容(maxcapacitance)、最大转换时间(maxtransition)、最大扇出(max_fanout). ·最大电容(maxcapacitance)的约束,例如对于下面的电路: 对应的最大的电容约束如下: 【1】set DRIVEPIN TECHLIB/invla27/Y 【2】set MAXCAP [getattribute $DRIVEPIN maxcapacitance] 【3】set CONSERVAT...
其中,max transition和max capacitance都可以分别设置data path和clock path(时钟路径要求更高,且每个时钟可以单独设置)。 IO相关的设置:set_input_transition设置输入端口的transition;set_driving_cell设置驱动输入端口的单元;set_load设置输出端口的负载电容。 其中,input transition和driving cell都可以设置rise或fall(正...
DRV包括, set_max_transition与工艺相关,65nm的话,在0.6ns左右 set_max_fanout与工艺相关,一般在12～20之间 set_max_capacitance set_max_power set_max_area (4)false path,multicycle path Q4.1什么情况下需要set_false_path? 异步时钟之间, 到meta-stability的第一个FF路径, 静态信号 ...
set_operating_conditions –min fast –max slow命令中的–min fast和–max slow可以互换。 (2)set_wire_load_model和set_wire_load_mode 命令方式: #1:set_wire_load_model:设置连线负载模型,为了估计模块输出的时序—transition time;DC默认输出负载为0 负载模型可以通过report_lib libraryname命令下查看线的模型...
set_max_transition、set_max_fanout、set_max_capacitance 主要是设置最大转换时间、最大扇出及最大负载电容要求,可以设置在输入端口、输出端口以及当前设计。举个前面的环境约束的例子说,比如我约束了输入端口的最大转换时间和负载,也约束输出最大扇出,如下图所示: ...
上图所示的电路中第一级buffer驱动了fanout为3的buffer tree(这里只画了fanout=3,一般情况下远远不止),这段net因为fanout较多有可能会有max transition,max capacitance甚至max fanout的DRC违例。但是起点寄存器到终点寄存器之间都只有2级buffer,timing情况还比较乐观,不太容易出现timing violation。在默认情况下,DC为了避...
设计规则有:max_capacitance, max_transition 和 max_fanout。映射过程中,DC会检查电路是否满足设计规则的约束,如有违反之处,DC会通过插入缓冲器( buffers)和修改单元的驱动能力(resizes cells)进行设计规则的修整。修正设计规则的步骤如下所示: DC进行进行优化的时候,如果下面的条件之一都满足了: ①所有的约束都...
设计规则修整的介绍如下:工艺库中包括厂商为每个单元指定的设计规则。设计规则有:max_capacitance, max_transition 和 max_fanout。映射过程中,DC会检查电路是否满足设计规则的约束,如有违反之处,DC会通过插入缓冲器( buffers)和修改单元的驱动能力(resizes cells)进行设计规则的修整。修正设计规则的步骤如下所示: ...
下图解释了描述设计环境约束的DC命令:set_max_capacitance set_max_transition &set_max_fanout on input &output ports or current_design;set_operating_conditions on the whole designclkset_drive on Clockset_load on outputset_driving_cell on input signalsset_load on inputsTop levelClock Divider Logic...