DC约束笔记 关于get_pins get_cells get_ports等的定义 关于建立保持与max/min的关系 2、setup time和hold time 建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿打入触发器。 保持时间(hold time)是指在
create_clock -period 2 -name Main_Clk [get_ports Clk1] create_clock -period 2.5 -waveform {0 1.5} [get_ports Clk2] create_clock -period 3.5 -name V_Clk; # 这是虚拟时钟 create_generated_clock -name DIV2CLK -divide_by2 -source [get_ports Clk1] [get_pins I_DIV__FF/Q] set_clo...
登录/注册 记录一下写一个dc_shell脚本所需要的基础知识 首发于数字芯片设计杂项 切换模式 登录/注册 秦旋 数字芯片设计工程师 来自专栏 · 数字芯片设计杂项 1 人赞同了该文章 get_ports/get_pins/get_cells/get_nets - 简书 (jianshu.com) dc常用指令(一) 找cell/lib_cell、查attribute - 知乎 (zhihu.co...
create_clock -period 10 [get_ports CLK] set_multicycle_path6-setup -to [get_pins C_reg[*]/D] (等价于set_multicycle_path-setup 6 -to [get_pins C_reg[*]/D] ) 注意这条命令是要知道多时钟周期的终点寄存器的(注意:这条命令设置了所有的前级寄存器时钟端口到C_reg寄存器的D端口路径都是多时...
set_ideal_network [get_pins U_A/C2/B] 那么,该理想属性可以传输到线d,此时线e不是理想的,但再加上set_ideal_network [get_pins u first a/C3/B]命令,结果线e也是理想的了。 2)使用set_dont_touch_network命令设置dont_tou...
create_clock -period 10 [get_ports CLK] set_multicycle_path6-setup -to [get_pins C_reg[*]/D] (等价于set_multicycle_path-setup 6 -to [get_pins C_reg[*]/D] ) 注意这条命令是要知道多时钟周期的终点寄存器的(注意:这条命令设置了所有的前级寄存器时钟端口到C_reg寄存器的D端口路径都是多时...
create_generate_clock -multiple_by 1 -source clkin -name clk_in [get_pins u_apcnt_clk\clkin] 生成虚拟时钟 一般来说只有在创建输入输出约束的时候才会创建虚拟时钟。与主时钟不同的就是,虚拟时钟是自己内部电路设计产生的捕获时钟,所以没有对应的物理引脚。例如下面代码所示,clkin为有物理页脚的输入主时钟,...
icc2_shell> get_attr [get_pins I_SDRAM_TOP/U250/Y] arrival_window {{{SYS_CLK} pos_edge {min_r_f -- --} {max_r_f 4.86809 5.08973}}} 所以方框中的两个值相减就能得到从A pin到Y pin的delay了。 其实这种方式也可以用来写脚本,不过稍微麻烦一些。
set_max_delay [expr 0.5*$period_fast_clk] -from [get_pins“详细路径2/raddr_gray_reg_*_/clocked_on”] -to [get_pins “详细路径2”/synchronizer_3x_u1/同步器件名称/d”] NOTE:路径填写的是模块例化名称,同步器_u*不能丢。 2、为什么要设置读写地址格雷码的max_delay? 如果不设置读写地址格雷...
create_generated_clock–name G_CLK4] divide_by 1 –source [get_pins U1/B] [get_pins U2/Z] –combinational–add set_clock_groups –phisically_exclusive –group G_CLK3 –group G_CLK4 还有一种常见的情况是,时钟经过分频模块分出多个分频时钟,然后多个分频时钟经过时钟切换电路选择输出,而且分频电路...