elaborate的过程中,DC调用GTECH库来描述设计,将RTL里的组合逻辑和时序逻辑分别映射为对应的通用数字逻辑电路。首先,elaborate需要读入link library,link library虽然包括target library,但是elaborate的过程却不考虑任何与工艺相关的优化。 在link完成对网表的map之前,我们可以看一下是什么样的单元构成了当前的网表。 图中...
DC逻辑综合:原理与实践(part VI,elaborate与datapath优化) 读入RTL之后,是elaborate来build整个设计。对于参数化的设计,elaborate可以设置parameter的数值。elaborate的过程中,DC调用GTECH库来描述设计,将RTL里的… 阅读全文 DC逻辑综合:原理与实践(part V,时序约束与RTL读入) ...
elaborate 将检查后的设计转化为工艺独立的GTECH设计。该指令可以自动link。 link:首先确认设计需要引用哪些库单元或子设计,然后在链接库中找这些单元,之后再将设计连接到链接库中的单元。 6. 接口特性 为了保证使用约束语言对电路的每一条时序路径建模精准,我们需要考虑 ...
elaborate MY_TOP -parameters “A_WIDTH=8, B__WIDTH=16” 然后是读入设计后的一些必要操作: 设置顶层设计: current_design MY_T0P 检查是否缺失子模块: link 检查设计: if {[check_design] ==0} { echo “Check Design Error” exit #检查出错,退出DC } 写出读入后的未映射设计: write_file -f ddc...
elaborate命令:elaborate design_name [options] Builds a design from the intermediate format of a Verilog module, a VHDL entity and architecture, or a VHDL configuration. -Reads the intermediate files;-builds the 'GTECH' design in DC memory (unmapped ddc format);-Sets the current design to the...
elaborate -architecture verilog TOP //设置顶层 dc会自己寻找库文件和rtl文件: 执行链接命令:查看当前要综合的设计是否缺少子模块 link 查看设计文件,*代表当前设计顶层 : list_designs 显示当前设计顶层 : current_design 更改当前设计顶层: current_design COUNT ...
使用analyze + elaborate 或者 read_verilog, read_vhdl, read_file 命令。 1.26 analyze+ elaborate 和 read 命令有什么区别? read_file 是可以读取任何SYNOPSYS支持格式的;analyze和eloborate只支持verilog和VHDL两个格式,但是他们支持在中间过程中加入参数而且以便以后可以加快读取过程。
elaborate则在产生的中间文件中生成verilog的模块或者VHDL 的实体,缺省情况下,elaborate 读取的是 work 目录中的文件。 当读取完所要综合的模块之后,需要使用 link 命令将读到 Design Compiler 存储区中的模块或实体连接起来,如果在使用 link 命令之后,出现 unresolved design reference 的警告信息,需要重新读取该模块,...
读入设计有两种实现方法实现方法:read 和 analyze & elaborate(实际上 read 是 analyze 与 elaborate 的打包操作 ),下面介绍二者在使用中的区 别: 从中可以看到,analyze & elaborate 可以自由指定设计库,并生成 GTECH中间文件前生成.syn文件存储于 work 目录下,便于下次 elaborate 节省时间,我们一般选择 analyze &...
Elaborate命令根据analyze产生的中间文件产生一个与工艺无关的设计。这个操作还将HDL中的算术操作用于DESIGN WARE库中的元件替代,同时确定总线的宽度。 当设计读入内存之后,它将转换为synopsys内部数据库的格式。DC之后的综合优化过程都是对内存中的设计执行的。 (1)链接...