一 DC Expert:启动命令dc_shell,综合命令compile。 DC Ultra:拓扑模式启动命令dc_shell -topo,综合命令complie_ultra。 DC Graphical:启动命令dc_shell -topo,综合命令complie_ultra -spg。 Synopsys对综合的定义十分形象Synthesis=Translation + Logic Optimization +Gate Mapping,...
启动环境设置 在启动DC之前,首先要配置DC启动环境,指定工艺库和综合库。 DC的启动配置文件.synopsys_dc.setup,配置了DC启动过程中要执行的库等信息。 .synopsys_dc.setup,这个文件名不能更改,必须是.synopsys_dc.setup,这个文件存在于3个位置: synopsys的安装目录下,基本不需要动这个文件;$SYNOPSYS/admin/setup(/o...
set_clock_gating_style,来设置ICG的insert标准; set_operating_conditions,来设置PVT corner。 先列到这,有需要在后面补充。 synopsys给DC的variable分了若干个group。 group有点多,不过好多group似乎平时又用不上。比如bsd(boundary scan)属于DFT的范畴,和test相关的group可以归到一类;asc和bc group,看上去有点用...
面积的单位可以是: ·2输入与非门(2-input-NAND-gate) ·晶体管数目(Transistors) ·平方微米(Square microns) 此外,我们往往看到一个芯片是多少多少门,这多少门的数字就是拿芯片的总面积,除以2输入与非门的面积得到的数值。用report_lib命令不可显示面积的单位,我们要询问半导体厂商面积的单位是什么。 如果不设置...
check design之后写出未映射的网表,再读入约束,方便进行调整约束,可以直接读入ddc文件,节省时间 在compile之后保存ddc ddc - 二进制文件,存储网表,约束,属性 测试 链接期间不会找目标库,目标库是在映射期间进行查找的 CWD - 当前项目的路径(包含rtl,cons...),也是当前的dc启动的路径,link的时候会查找 ...
create_clock-name CLK3 -period 15 [get_ports CLK3] create_clock -nameCLK4 -period 20 [get_ports CLK4] set_false_path –from [get_clocksCLK1] –to [get_clocks CLK2] set_false_path–from [get_clocks CLK2] –to [get_clocks CLK1] ...
11)Design Rule Fixing,DC 通过插入buffer或者 resize gate进行设计规则违例修正。 12)Area Optimization,此过程DC 默认是在不影响延时性能进行的。如果使用DC Ultra工具,综合人员可以使用 compile_ultra 命令后,再施加optimize_ netlist -area命令,在不影响时序性能的前提下进一步提升面积优化效果。
·2输入与非门(2-input-NAND-gate) ·晶体管数目(Transistors) ·平方微米(Square microns) 此外,我们往往看到一个芯片是多少多少门,这多少门的数字就是拿芯片的总面积,除以2输入与非门的面积得到的数值。用report_lib命令不可显示面积的单位,我们要询问半导体厂商面积的单位是什么。
因为,工具在对时序电路进行优化时,可以选择一个更为复杂的触发器(JK\T\Muxed\Clock-enabled等),将一部分的组合逻辑电路吸收到触发器中,从而使电路的面积更小。 模块划分时,尽量不要使用胶合逻辑,可以如下图所示。 胶合逻辑是模块到模块之间的组合逻辑,由于其不能被其他模块吸收,优化受到了限制。我们可以将胶合逻辑...
Clock :被定义为时钟源的 pin 或 port; Library :cell 的集合,如:starget_library,link_library; 在DC读入设计时候,可以通过下面命令查看这些对象: Query:访问某一个对象, Sizeof:查某一个(对象)集合的大小。 对象具有某些属性,比如: 端口(port)的属性有:方向、驱动单元、负载、最大电容约束等等 ...