上图所示的电路中第一级buffer驱动了fanout为3的buffertree(这里只 画了fanout=3,一般情况下远远不止),这段net因为fanout较多有可能会有 maxtransition,maxcapacitance甚至maxfanout的DRC违例。但是起点寄存 器到终点寄存器之间都只有2级buffer,timing情况还比较乐观,不太容易出 现timingviolation。在默认情况下,DC为了避...
比如以下这种情况: 上图所示的电路中第一级buffer驱动了fanout为3的buffer tree(这里只画了fanout=3,一般情况下远远不止),这段net因为fanout较多有可能会有max transition,max capacitance甚至max fanout的DRC违例。但是起点寄存器到终点寄存器之间都只有2级buffer,timing情况还比较乐观,不太容易出现timing violation。在...