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DAC5675A时钟问题 麻烦问一下,我现在使用5675A,时钟引脚CLK接到3.3V的CMOS电平上,CLKn通过电容连接到地上,DA输出的时钟为150MHZ,由FPGA提供,FPGA在时钟下降沿打入数据,上升沿开始转换。有时候DA输出有毛刺,和两个时钟引脚的差值400mv-800mv不满足有关系吗?两个时钟引脚的差值400~800mv是对输入差分时钟的限制吗?
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如果FPGA里发的DA,DB就是原始的IQ,那么从DAC里出来的就是I*sinIF+Q*cosIF,如果此时后级用混频器,则混频器输出为I*sinIF*cosRF+Q*cosIF*cosRF,这种情况下本振两端会有幅度相同的信号和镜像。 lb james11 年多前回复Decapton Wang Prodigy90points ...