PLL鉴频鉴相器的实现 |#PLL锁相环PLL中鉴频鉴相器PFD可以采用两个可重置的、边缘触发的D触发器来实现,如图1。而D触发器可以用逻辑门来构成,如图2。留意到 并非一直为0,而是存在一个窄脉冲,脉冲宽度为信号B的上升沿到两个D触发器重置之间时间差,也即与门到触发器重置线路的时延。如果A和B完全同相,则和 都会有这样的重置