对应的命令为create_generated_clock -name gen_clk -source [get_pins clk_IBUF_BUFG_inst/O] -edges {1 3 4} -edge_shift {2.0 0.0 1.0} -add -master_clock [get_clocks "*"] [get_pins {shiftr_reg[13]/C}] 含义解释:-edge {1,3,4}即生成时钟的第1个上升沿位置,第1个下降沿位置,第2...
master_clock是时钟源的时钟名称,而且要伴随参数-add,表明一个master_clock,有多个source pin路径。 create_clock叫master时钟; create_generated_clock叫generated时钟。 总之,create_generated_clock 是用来说明generated clock与source pin的相位(边沿)关系。同时 根据source pin 找到master clock以及source pin 和master...
首先给出create_generated_clock的基本参数,如下图所示。生成时钟都有一个与之伴随的主时钟(MasterClock)。这个主时钟可以是全局时钟管脚进来的时钟(也就是设计的PrimaryClock),也可以是其他生成时钟。可通过选项-master_clock指定。 场景1:重命名自动生成时钟 对于自动生成时钟(又称自动衍生时钟),只要创建了主时钟,工...
create_generated_clock -name {<constraint name>} [get_pins {<pin name>}] -source [get_pins {<opin name>}] -divide_by {1} -multiply_by {1} -add -master_clock [get_clocks {cnvr_fpga_bt_clk_switch_out}] What is the meaning of -master_clock [get_clocks {<clock name>}] in ...
一般做法就是将source clock设置在触发器的clock端。如下: create_generated_clock -name CLKdiv2 \ -divide_by 2 \ -source [get_pins Udiv/CLK] \ [get_pins Udiv/Q] 这样generated clock和source clock的关系和声明的一致。 工具会根据声明的source clock 找到它的master clock,同时确定source clock和mast...
对于-master_clock,解释如下: -master_clock <arg> - (Optional) If there are multiple clocks found on the source pin or port, the specified clock object is the one to use as the master for the generated clock object. Note: -add and -name options must be specified with -master_clock. ...
其中,create_clock命令比较简单易懂,格式如下: 登录后复制create_clock[-name clock_name]\\-periodperiod_value\\[-waveform edge_list]\\[-add]\\[source_objects] create_generated_clock命令解析 create_generated_clock命令格式如下,主要是定义generated clock和master clock的关系: ...
create_generated_clock [-name <arg>] [-source <args>] [-edges <args>] [-divide_by <arg>] [-multiply_by <arg>] [-combinational] [-duty_cycle <arg>] [-invert] [-edge_shift <args>] [-add] [-master_clock <arg>] [-quiet] [-verbose] <objects> ...
create_generated_clock-name gen_clkin2-source[get_ports clk1]-multiply_by2-add-master_clock clk1_port[get_portsCLKIN2] 如果生成时钟的主时钟非实际主时钟,在Tcl Console窗口将会有如下告警提示,下方还有相应的解决方法Resolution CRITICAL WARNING: [Timing 38-249] Generated clock gen_clkin2 has no logic...
create_generated_clock [-name clock_name] : 当不起名时,默认使用source第一port或pin做名字 [-add]:当同一个Port或pin需要增加两个时钟源时 port_pin_list: 此clock扇出的port pin -source master_pin : 相当于generated clock的input clock [-master_clock clock]: 当这个generated clock有多个时钟扇入时...