clock gating的部分我是忽略不去看的，通常这个hold time violation会发生在gating cell的地方 clock gating一般为了预防glitch的发生会用一级DFF用负缘去latch住enable讯号，在用这个DFF的输出 去和Clock作AND。而这个AND就会是gating cell。因此你可以看到，在你的timing report中上面的clock是用rising edg...
网络释义 1. 保持 ...val on registers 时钟-门的建立和保持(clock-gating setup and hold) 最大和最小电容(min and max capacitance) 最大 … www.03964.com|基于2个网页