CLKSYNC/4/PTPTIMESTAMPUNCHANGE: The timestamp state is abnormal.(State=[State]) 日志含义 当前时间戳的变化状态。 日志参数 参数名称参数含义 State 当前时间戳状态。取值为0表示状态异常。 可能原因 本设备接收到的时间戳报文不变化。 处理步骤 1. 使用命令display ptp interface <interface-type> <inter...
最近一个项目中在使用AD9914,外部输入时钟是2.88GHz,上电之后,先把master reset 置高,复位AD9914,然后置低。用示波器观测sync_clk,常温的时候,幅值是1 ...
CLKSYNC/4/PTPTIMESTAMPUNCHANGE CM CONFIGURATION CONTROLLERMNG CPUDEFEND DEBUG DEVM DHCP DLDP DOPHI DPLM DRIVER EAP EFM EOAM-1AG EOAM-Y1731 ERPS ERROR-DOWN EUM EVA EVPN EWM FEI FIPS FM FTP FTPS FWD FWM-ETH FWM-FRAME FWM-SLICE FWM_VXLAN GMDB GRESM HAF HIPS HPE HPP HTTPS IFNET IGMP INFO...
CloudEngine XH9000 and XH8000 V300R023C10 Log Reference CLKSYNC CLKSYNC/4/PTPTIMESTAMPUNCHANGE Translation Favorite Download Update Date:2024-06-28 Document ID:EDOC1100381905 Views:41549 Downloads:116 Average rating: 0.0 Points Digital Signature File...
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您好!您所描述的现象,都是正常的,SYNC_CLK输出8分频也是对的,因为时钟进去后先有一个2分频。 PLL_LOOPFITER和PLL_LOCK引脚可悬空。 重启后只需要发送下面的控制字,update后即可出正弦波。如果数据没有写入,建议您核查时序。 Single Tone Profile 0 (0x0E) DATA=0x08b50000028F5C29 Amplitude, Phase configurati...
使用的是外部晶振16M，写FR1寄存器能成功。但是通道无输出。写4倍，sync_clk频率理论应该是16M,但是测量...
您所描述的现象，都是正常的，SYNC_CLK输出8分频也是对的，因为时钟进去后先有一个2分频。 PLL_LOOP...
always @(posedge clk) if (rst_wr_clk || !cnt_pwron_reset_done_r) rst_clk_sync_r <= #TCQ {RST_SYNC_NUM{1'b1}}; else rst_clk_sync_r <= #TCQ rst_clk_sync_r << 1; assign rst_clk = rst_clk_sync_r[RST_SYNC_NUM-1]; ...