Verilog雖然是個語法簡單的語言,但是blocking與nonblocking卻是大家學習Verilog時永遠的痛,即時是很資深的IC Designer,也未必完全搞清楚兩者的差異,本文試著以simulator與synthesizer的角度去探討之。 Introduction 使用環境:NC-Verilog 5.4 + Debussy 5.4 v9 + Quartus II 7.2 軟體的語言都是一行一行依序執行,這與Verilog...
但Verilog IEEE standard並沒有保證在Active Events queue內event的執行順序(所以一些不良的coding style可能會造成race condition,這又是另外一個Verilog很惱人的issue,再另闢專文討論),值得注意的是nonblocking的
`timescale 1ns/1ps module nonblocking; reg p,q,r ; initial begin p <= #10 1'b1;// Executed at time t = 10 units q <= #30 1'b0;// Executed at time t = 10 + 30 = 40 units r <= #20 1'b1;// Executed at time t = 40 + 20 = 60 units end initial begin $monitor (...
blocking與non-blocking是學習Verilog一個重要的關卡,若能掌握這四個原則,基本上就不會用錯。 Introduction 要徹底搞懂blocking和nonblocking老實說並不是很容易,需要一些篇幅(請參考(原創) 深入探討blocking與nonblocking (SOC) (Verilog))。在RTL級編碼中,若能掌握以下四個原則,基本上就不會誤用blocking與nonblocking: ...
3.continuous assignment使用blocking。 1 assign y = a&b; 4.一個always區塊中不能同時使用blocking與nonblocking。 See Also (原創) 深入探討blocking與nonblocking (SOC) (Verilog) Reference 王钿、卓興旺 2007,基於Verilog HDL的數字應用設計,國防工業出版社...
在RTL级编码中，若能掌握以下四个原则，基本上就不会误用blocking与nonblocking：1.有clock的always区块要使用nonblocking。1 always@(posedge clk or negedge reset_n) begin2 if (!reset_n)3 counter <= 8'b00;4 else5 counter <= counter + 1;6 end2.无clock的always区块使用blocking。1 ...
在RTL级编码中，若能掌握以下四个原则，基本上就不会误用blocking与nonblocking：1.有clock的always区块要使用nonblocking。1 always@(posedge clk or negedge reset_n) begin2 if (!reset_n)3 counter <= 8'b00;4 else5 counter <= counter + 1;6 end2.无clock的always区块使用blocking。1 ...
One last point: you should also understand the semantics of Verilog. When talking about Blocking and Nonblocking Assignments we are referring to Assignments that are exclusively used in Procedures (always, initial, task, function). You are only allowed to assign the reg data type in procedures. ...
Verilog Blocking and Nonblocking Assignment 官方文档原文传送门 https://www.verilogams.com/refman/modules/discrete-procedural/assignment.html?highlight=assign 阻塞式赋值(Blocking Assignment) 阻塞式赋值用法示例(使用=) a = b + c; a = #10 b + c; // 延迟10个时间单位 ...
由于Verilog HDL是描述电路结构的硬件描述语言,加上nonblocking的并行性,更改上面的begin···end里面的内容不会影响描述电路的电路的结构。 在需要描述多个register assignment的语句中,使用nonblocking assignment,语句的前后顺序与仿真结果无关。 对于blocking assignment begin output...