在Block Design中分别添加几个模块,zynq处理器,处理器复位模块以及axi协议转换和axi互联模块,下图中的pl_uart与pl侧串口的axilite的Master实现对user_axilite的读写访问。zynq处理器模块的M_AXI_CP0择与axi互联模块相连,实现对user_axilite的读写访问。 需要注意的是:use_axilite的基地址选择必须以zynq的处理器为...
uart_frame代码:内部自定义AXILITE寄存器,包括只读寄存器、可读可写寄存器的定义。在uart_frame_ctrl中,当PC电脑端发送寄存器写数据帧时,解析来自串口的数据,生成wishbone的写控制,完成axilite的寄存器的写入操作,同时,将接收的数据组帧后,并发送至PC串口显示。当PC电脑端发送寄存器读数据帧时,解析来自串口的数据,生成...
本设计主要介绍AXILite的设计开发,通过一个主机Master读写控制两个从机Slaver(通过基地址进行寄存器地址偏移),从而实现外设寄存器的控制。包括:IP的生成、各通道的信号讲解,以及基地址的使用。 包括三种设计方案,一是基于XILINX的AXI Crossbar IP的工程;二是基于XILINX的AXI Interconnect互联的Block Desing的工程;三是基...