因为我比较习惯使用verilog,因而使用verilog模板。需要说明的是,IP接口仍然是VHDL编写,只是用户逻辑改用verilog。如果不需要使用软件驱动模板的话,可以不选上。这里选上了,但是后续编程的时候我并没有用。 最后给出了外设的信息summary。支持,my_axi_ip"外壳"基本完成。后续我们只需要对user_logic进行编写,并修改元件...
A、 AXI在用做多个主接口时,会降低互连的性能和效率。 B、AXI-Lite支持独占访问,其接口的所有事务突发长度均为1。 C、AXI4-Stream协议用于主接口到辅助接口的双向数据传输,可以显著降低信号路由速率。 D、AXI4和AXI-Lite通过内存映射的方式来控制,将用户自定义IP编入某一地址进行内存映射。