ZYNQ的PS端只有两个uart控制器,若想增加uart串口可在PL端使用AXI UARTLITE IP核构建一个串口控制器。下面将在PS端完成axi uartlite的串口收发。 二、IP核介绍 2.1、功能框图 图1 AXI UARTLITE模块框图 该IP由三部分组成: AXI Interface:该模块实现用于访问寄存器和数据传输的AXI4-Lite从接口。我们通过该接口对IP...
AXI UART Lite模块如图1所示,并在下面章节进行描述。 图1 AXI UART Lite框图 • AXI接口:实现AXI4 Lite从接口,用于寄存器访问和数据发送。 • UART Lite寄存器:包括内存映射寄存器(如图 1所示)。它由一个控制寄存器、一个状态寄存器和一对发送/接收FIFO,均为16bits深度。 • UART控制: Rx控制 - 根据生成...
创建Vivado工程 选择vivado工程目录,工程命名为axi_uartlite_loopback,器件为xc7z015clg484-2 工程创建好后创建Block Design,点击+创建ZYNQ Processing System IP核。 双击进入PS配置界面,这里选择GP0 Master接口,后续将AXI Uartlite挂载到此处。 PS端串口使能UART1,选择根据开发板引脚分配配置到MIO48-49 根据开发板实...
#defineXPAR_UARTLITE_1_DEVICE_ID XPAR_AXI_UARTLITE_1_DEVICE_ID #defineXPAR_UARTLITE_1_BASEADDR 0xA0002000 #defineXPAR_UARTLITE_1_HIGHADDR 0xA0002FFF #defineXPAR_UARTLITE_1_BAUDRATE 115200 #defineXPAR_UARTLITE_1_USE_PARITY 0 #defineXPAR_UARTLITE_1_ODD_PARITY 0 #defineXPAR_UARTLIT...
创建一个Block Design,添加ZYNQ IP与上面自定义的AXI-Lite IP核,打开ZYNQ的UART通信接口(具体操作可以看正点原子领航则SDK指导教程)再配置好DDR类型 在自动弹出的Address Editor内可以更改寄存器的起始地址,这里使用默认起始地址 整体Block Design,这里的top_bpnet是我写的一个bp网络,可以接收PS端发送的24个11Bits的...
添加AXI DMA IP核: IP核添加好了,但还没有连线: 点击Run Connection Automation,自动连接DMA的S_AXI_LITE接口: 自动连接浮点数IP核的时钟引脚: 添加BRAM控制器: 最终的连线结果: 修改新建的BRAM的容量为64KB: 最终的地址分配方式: 保存Block Design,然后生成Bitstream: ...
点击Run Connection Automation,自动连接DMA的S_AXI_LITE接口: 自动连接浮点数IP核的时钟引脚: 添加BRAM控制器: 最终的连线结果: 修改新建的BRAM的容量为64KB: 最终的地址分配方式: 保存Block Design,然后生成Bitstream: Bitstream生成后,导出xsa文件: Vitis Platform工程重新导入xsa文件: ...
口,可以多加入几个 IP 核。 多个AXI模块并存时的地址分配 当使用多个AXI的IP(主机/从机),需要对地址进行映射。 需要对每一个主机会映射的从机进行地址分配,如硬核PS的AXI主机接口需要连接MCU_2_FPGA的IP,那么就对这哥IP进行地址分配。axi_lite_wrddr需要映射到PS的HP接口,则对HP进行地址分配。
此处先了解基于ps侧MIO的uart的硬件控制器实现串口数据帧的解析和组帧发送,从而访问Axilite内部寄存器。 根据硬件设计进行zynq处理器ip核的配置,选择uart0控制器中的MIO14和MIO15作为串口引脚。考虑到后期通过串口更新ps侧qspi,从而实现在线更新,因此还需要选择QSPI的控制器,硬件上看ip核需要选中4线QSPI的控制器,从MIO...
AXI4-Lite仿真实例 AXI4-Stream仿真实例 AXI总线概述 AXI(Advanced eXtensible Interface)总线是AMBA总线架构中,最新并且性能做好的一个总线标准。AXI的设计目标是可以在高时钟频率下运行,并在延滞时间长的状况下仍可达成高数据吞吐率。AXI总线将读/写请求与读/写结果相互分离、将数据写入和数据读出的信号相分离,可以...