.app_wdf_rdy //表示用户写DDR数据时候,MIG核接收完成,可以认为接收一个数据的ack信号 .app_wdf_data //app用户写数据输入; .app_wdf_wren //app用户接口数据写使能,或者数据vld信号,你这么理解也可以; .app_wdf_end //表示的是突发写过程最后一个时钟数据,也就是最后一拍数据; .app_wdf_mask //数据掩...
(state_c == READ && app_rdy)); assign app_wdf_wren = (state_c == WRITE && app_rdy && app_wdf_rdy);//状态机在写状态且写入数据有效时拉高; assign app_wdf_end = app_wdf_wren;//由于DDR3芯片时钟和用户时钟的频率4:1,突发长度为8,故两个信号相同; assign app_cmd = (state_c == ...
wire [255:0] app_wdf_data ; wire app_wdf_end ; wire app_wdf_wren ; wire [255:0] app_rd_data ; wire app_rd_data_end ; wire app_rd_data_valid ; wire app_rdy ; wire app_wdf_rdy ; wire app_sr_req ; wire app_ref_req ; wire app_zq_req ; wire app_sr_active ; wire ap...
4 简谈MIG之AXI4接口 其实操作app的时序并不复杂,但是DDR是典型的突发型读写操作,而AXI4接口允许数据突发读写,而且AXI4有五个通道,使用AXI4,用户不需要去做读和写之间仲裁。因此,使用AXI4也变得更加傻瓜式操作,当然,我认为xilinx引入AXI4接口是为了提高系统互联简洁性。 AXI4接口的MIG相当于在APP接口套了一层...