Other Parts Discussed in Thread: ADC12D1800 , LMX2531 最近在调试AD模块,使用ADC12D1800,AD输出的时钟DCLKI、DCLKQ首先经过FPGA内部的PLL用于寄存数据,但是PLL的LOCK信号不能锁定,出现低电平,请问最可能是什么原因?
另外也希望AD951X系列的评估软件能在使用内部VCO模式的时候能自动将PLL正常工作打开,最初使用的时候由于漏掉设置,导致输出的频率域实际预期的频率相差了很多。(7)目前先用AD9517产生的的100MHz进行测试,在使用外部信号发生器进行评估的时候有一个疑问:目前信号发生器使用的是安捷伦的33220A,它是一个14BIT,50MHZ采样...
“顾名思义,锁相环(PLL)使用鉴相器比较反馈信号与参考信号,将两个信号的相位锁定在一起。虽然这种特性有许多用武之地,但是PLL如今最常用于频率合成,通常充当上变频器/下变频器中的本振(LO),或者充当高速模数转换器(ADC)或数模转换器(DAC)的时钟。 ” 顾名思义,锁相环(PLL)使用鉴相器比较反馈信号与参考信...
7、锁相环(PLL)基本原理 及常见构建模块 8、当锁相环无法锁定时,该怎么处理的呢? 9、高性能FPGA中的高速SERDES接口 10、什么是毫米波技术?它与其他低频技术相比有何特点? 11、如何根据数据表规格算出锁相环(PLL)中的相位噪声 12、了解模数转换器(ADC):解密分辨率和采样率 13、究竟什么是锁相环(PLL) 14、...
8、当锁相环无法锁定时,该怎么处理的呢? 9、高性能FPGA中的高速SERDES接口 10、什么是毫米波技术?它与其他低频技术相比有何特点? 11、如何根据数据表规格算出锁相环(PLL)中的相位噪声 12、了解模数转换器(ADC):解密分辨率和采样率 13、究竟什么是锁相环(PLL) ...
@@最近在调试AD9361的BBPLL,目前BB PLL 已经锁定。但不知道DATA_CLK这个时钟怎么配置?和ADC 的采样率有什么关系? 参考时钟为40MHz,配置的ADC CLK=30.72MHz,检查到 0x05E[7]==1,BBPLL锁定。使用CLKOUT引脚输出ADC_CLK/2,用示波器在CLKOUT引脚可以测到15.36MHz的时钟。但是DATA_CLK引脚测得的时钟为1.92MHz,现在...
图2. 在转换器不同ENOB下最大允许抖动和fIN的关系。 目前高精度转换器的目标抖动使得设计人员不能选择使用通用振荡器(如555定时器振荡器)或许多微控制器或基于FPGA的时钟发生器。我们只能选择晶体(XTAL)和锁相环(PLL)振荡器。新型 MEMS振荡器技术也会适用。
外部ADC采样时钟源和DCLKIN源必须频率锁定,或者说使用同一参考源。您输入的CLK和DCLKIN是怎样产生的?如果是FPGA中的两个PLL使用相同的输入源产生的,那么就不是这里的问题。 向上0True向下 Amy Luo2 年多前 TI__Guru***185470points bin chen 说: 不
ADAU1978 寄存器0x01的PLL_LOCK位(位7)指示PLL的锁定状态.建 议在初始上电后读取PLL锁定状态,确保PLL输出正确的频 率后才取消音频输出静音. 表9. 常用采样频率所需的输入主时钟频率 MCS (位[2:0]) fS (kHz) 倍频系数 MCLKIN频率 (MHz) 000 32 128 × fS 4.096 001 32 256 × fS 8.192 010 32 ...
ADAU1978 寄存器0x01的PLL_LOCK位(位7)指示PLL的锁定状态.建 议在初始上电后读取PLL锁定状态,确保PLL输出正确的频 率后才取消音频输出静音. 表9. 常用采样频率所需的输入主时钟频率 MCS (位[2:0]) fS (kHz) 倍频系数 MCLKIN频率 (MHz) 000 32 128 × fS 4.096 001 32 256 × fS 8.192 010 32 ...