AD9361 的 RX 端接收 FM 调制信号,完成下变频和数字化。 FPGA 接收 AD9361 输出的数字 FM 信号,采用频率判决或相位锁定环等方式实现FM解调。 从解调后的数字信号中提取出原始的输入数据。 FM 就是频率调制,就是使用载波的频率来承载消息信号,当消息信号的幅值较大的时候,产生的频率比较大,当消息信号较小时,产...
首先,FPGA 通过EMIF 接收DSP 的高清压缩视频、通过UART 接收飞控计算机的遥测数据,压缩后的视频数据和遥测数据在FPGA 组帧编码调制后通过LVDS 发送到AD9361,AD9361 对数据进行上变频后经由天线发射出去; 同时,AD9361 对天线接收到的信号进行下变频后,通过LVDS 将地面的遥控数据发送到FPGA,数据在FPGA 中经过解调译码解...
接下来即可根据所设计的载波环路性能参数,以及各功能模块的其他参数编写 Verilog HDL程序,进行 FPGA 实现了。 3.2、 代码设计 本设计系统由如下模块构成: AD9361收发模块: 这段代码和之前的几个文章里面的内容是差不多的,都是AD9361发送和接收模块,纯PL实现LVDS工作模式。 moduleAD9361_1RT_FDD(inputclk200M,//...
首先,FPGA 通过EMIF 接收DSP 的高清压缩视频、通过UART 接收飞控计算机的遥测数据,压缩后的视频数据和遥测数据在FPGA 组帧编码调制后通过LVDS 发送到AD9361,AD9361 对数据进行上变频后经由天线发射出去; 同时,AD9361 对天线接收到的信号进行下变频后,通过LVDS 将地面的遥控数据发送到FPGA,数据在FPGA 中经过解调译码解...
该器件集RF前端与灵活的混合信号基带部分为一体,集成频率合成器,为处理器提供可配置数字接口。AD9361接收器LO工作频率范围为70 MHz至6.0 GHz,发射器LO工作频率范围为47 MHz至6.0 GHz,涵盖大部分特许执照和免执照频段,支持的通道带宽范围为200 kHz以下至56 MHz。
当FPGA 接收到切换频率( FRQ change) 指令时,状态机从FDD/TDD 状态跳转到RF - PLL 状态,改变发射或接收频率后再跳转到FDD/TDD 状态正常工作; 当FPGA 接收到切换带宽( BW change) 指令时,状态机从FDD/TDD 状态跳转到Filter 状态,改变滤波器带宽后再跳转到FDD/TDD 状态正常工作;当FPGA 接收到切换衰减( ATTEN...
PL端外扩AD9361芯片,AD9361是一款高集成度射频(RF)、捷变收发器,提供双通道发射器和接收器、集成式频率合成器以及数字信号处理功能。这款IC具备多样化的高性能和低功耗组合,FMC子卡为2路输入,2路输出的射频收发卡,配合FPGA工作满足3G、4G宏蜂窝时分双工(TDD)和频分双工(FDD)基站应用要求。
第一步:设置0x3F4寄存器值为0x5B,此时AD9361会在接收数据端口产生一个单音信号。如下图所示: 接下来不断调整006寄存器的值,直到FPGA收到正确的单音信号为止,说明006寄存器的值设置正确了。实际工程中,会不断调整006的值,找到能正确收到单音信号的最大值和最小值,然后取用中间值。比如设置为0x04和0x08都能正常...
FPGA实现AD9361数据接口逻辑 1 引言 本文通过以高速AD9361芯片为例进行数据接口逻辑代码的编写,利用SelectIO IP快速高效完成芯片驱动的生成。 2 AD9361 2.1 芯片简介 AD9361是一款面向3G和4G基站应用的高性能、高集成度的射频(RF)Agile Transceiver捷变收发器。该器件的可编程性和宽带能力使其成为多...