EDMA是直接将数据传到DDR,不会经过cache;但是如果DDR是cacheable,则有可能会被cache controller在cache replacement时将DDR对应cache中的旧数据flush 覆盖;L2 memory不需要收到维护cache一致性。 请参阅c66x cache user guide。 Intellectual300points Andy, 正如你在附件图片中看到的,,EDMA传输到DDR内存中的数据是正确...
根据你的测试如果是第一次操作MSMC,首次读写都是cache miss,所以步骤1是直接写MSMC,步骤2再去读的时候如果是第一次操作这块MSMC则也是cache miss,此时也可以读到更新的数据;但是注意由于是步骤2读之后就会建立映射关系,再写就是cache hit,就不会往MSMC写,此时需要刷cache。 cache的原则就是:多核直接操作的共...
1. 用到哪个就把哪个读进cache,把原来的置换出去; 2. L1D和LL2的cache一致性不需要手工干预,所以可以不用管;如果是DDR或SL2的可Cache空间,在不在cache不能确定,做完memset之后需要writeback。 2018-6-21 13:36:28 评论 举报 王英 提交评论 答案对人有帮助,有参考价值 0 hdfsf 发表于 2018-6-...
关于6678 cache的疑问工程师你好:最近看了6678的cache手册,仍有下面不确定的问题,请解答(以下都是说的数据cache,不是程序cache)。 1、CPU对L2 RAM和L2 Cache的访问速度是不是一样 yvochen 2018-06-21 07:43:09 多核6678 cache一致性的问题 1.对于单核来说,没有cache无效/写回一说,因为无论在cache中还是...
工程师你好:最近看了6678的cache手册,仍有下面不确定的问题,请解答(以下都是说的数据cache,不是程序cache)。1、CPU对L2 RAM和L2 Cache的访问速度是不是一样的?L2 ...
多核6678 cache一致性的问题 1.对于单核来说,没有cache无效/写回一说,因为无论在cache中还是在ram中值都是对应最新的值是吧?2.在调试6678过程中,发现一个问题.。过程是:Core0与Core1双核运行,共享 阿兵888824 2019-01-08 10:57:11 如何理解C6678中关于cache的描述? 在TMS320C6678中,有这样对cache的描述...
首先来看Cache和内存保持一致性的两种写入方式 write through和write back CPU把数据写入 Cache 之后,内存与 Cache中 对应的数据就不一致了,所以要在一定的时机要把 Cache 中的数据同步到内存中。 根据写操作后同步到内存的时机,Cache和内存同步的方法可分为write back和write through。
·512KB LL2 (Local Level 2) SRAM,它的运行速度是DSP 核的一半,可以被用作普通存储器或cache,既可以存放数据也可以存放程序。 所有DSP 核共享4MB SL2 (Shared Level 2) SRAM,它的运行速度是DSP 核的一半,既可以存放数据也可以存放程序。 TMS320C6678 集成一个64-bit 1333MTS DDR3 SDRAM 接口,可以支持8GB...
Part Number: TMS320C6678 I wrote a multi-core program. When 128KB cache is used, the result is correct, but when 256KB cache is used, the result is wrong. I would
功能不正常就需要调试功能，状态不正常，就是一debug状态就是running，这样的话要看工程设置。现在的处理器一般都有两级甚至三级缓存，例如TMS320C6678有L1cache，L2cache，还可以将4MB大小的MSM也设置为cache使用，当核0读写外部存储器如DDR内的数据时，会将数据保存在L2cache和L1Dcache中。