编写16选1数据选择器的Verilog HDL源程序。设电路的16位数据输入为a[5..0],使能控制端为ena,高电平有效,数据选择输出为y。
设计一个 16 选 1 选择器 Design a 16-to-1 selector 法一 author : Mr.Mao e-mail : 2458682080@qq.com module mux16_1( input [3:0] sel, input [15:0] D, output Y ); assign Y = D[sel]; endmodule 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 法二 author : Mr.Mao ...
16选1数据选择器的Verilog HDL设计实现。 modulexuanze16_1(y,a,b,c,d,e,f,g,h,i,g,k,l,m,n,o,p,sel); inputsel; inputwirea,b,c,d,e,f,g,h,i,g,k,l,m,n,o,p; outputregy; always@(sel) begin case ({sel}) 4'b0000:y=a; 4'b0001:y=b; 4'b0010:y=c; 4'b0011:y...
三级16选1数据选择器verilog实现_16选1数据选择器,16选1数据选择器verilog-硬件开发代码类资源 Ru**dy上传943 Bytes文件格式zip 16选1数据选择器(MUX)分为三级实现的verilog代码,三个文件,可以直接调试仿真。 (0)踩踩(0) 所需:11积分