PHY 10GBASE-KR tham khảo nhanh các thông số kỹ thuật, tính năng và công nghệ.
将给上层RS发送“Local Fault”序列有序集 ; 本端RS层收到“Local Fault”序列有序集后,将停止向PHY层有效数据,而持续向下层MDI侧发送“Remote Fault”序列有序集 ;远端RS层收到“
(PCS) and the higher performance hard 10G PCS, and hard physical medium attachment (PMA) for a single Backplane Ethernet channel. It implements the functionality described in the IEEE 802.3ap-2007 standard. Because each instance of the 10GBASE-KR PHY IP core supports a si...
10 Gigabit Ethernet backpane PCS/PMA (10GBASE-KR) 是一款 LogiCORE™,具有可选的前向纠错(FEC) 和/或自动协商协议及链路训练功能,可为您的解决方案带来极大的灵活性。该 IP 可为 10 千兆位以太网 MAC 提供 XGMII 接口,并可通过背板实现 10.3125 Gbps 串行单通道 PHY。
Intel® Stratix® 10 10GBASE-KR PHY IP Core User Guide Updated for Intel® Quartus® Prime Design Suite: 19.2 Subscribe Send Feedback UG-20084 | 2019.07.19 Latest document on the web: PDF | HTML Contents Contents 1. Datasheet... 4 1.1. Intel Stratix 10 10GBASE-KR PHY IP ...
10GBASE-KR主要用于背板应用，如刀片服务器、路由器和交换机的集群线路卡等，其中K代表背板，R代表64/...
PHY 可使用XFI 电气规范实现对 XFP 的直接连接,也可使用SFI 电气规范提供SFP+ 光模块。 对于10GBASE-R,TX相位补偿FIFO (PCS 数据)的读时钟和TX相位补偿FIFO (FPGA架构中的 XGMII 数据)的写时钟之间必须实现0 ppm频率。使用相同的参考时钟作为收发器专用参考时钟输入以及内核PLL(例如fPLL)的参考时钟输入以产生XGMI...
In the Intel® Stratix® 10 10GBASE-KR PHY IP Core User Guide, Table 25 says a "-" for Stratix 10 IP Variant supporting IEEE 1588 support. I am looking on using this IP with the low latency 10G MAC. Will this just mean I will need to support inserting the time stamp in...
10GBASE-KR可选地支持节能以太网EEE。 RS && XGMII(C46) RS层将MAC层的串行数据和XGMII接口的并行数据实现互相转换的功能。 XGMII只支持全双工操作,故PLS_SIGNAL.indication原语永远不会产生。 XGMII若支持EEE或Link Interruption(特殊的序列有序集用于标识链路短暂中断),PLS_CARRIER.indication原语才会产生。
既然是背板传输,意味着要支持FEC子层和AN。FEC的作用在于提供编码增益以增加链路预算和BER性能,毕竟FEC的目标之一是背板PCB上两个连接器的总长度至少为1m。另外,AN最初是为了用于背板以太网PHY,AN的目的在于在通过背板共享一条链路的两个设备之间交换信息,并自动配置这两个设备,以最大限度地利用它们的能力。